一种刷新电路、存储器和刷新方法与流程
本公开实施例涉及半导体，特别涉及一种刷新电路、存储器和一种刷新方法。
背景技术：
1、在半导体行业中，存储芯片如动态随机存取存储器(dynamic random accessmemory，dram)的存储单元由一个晶体管和一个电容器组成。由于电容器具有漏电的特性，必须定时对电容器进行刷新。随着半导体技术的发展，dram的密度越来越高，然而，dram的保持时间和刷新间隔不变。固态技术协会(joint electron device engineeringcouncil，jedec)规定dram的保持时间至少为64毫秒(高温下为32毫秒)，刷新间隔为7.8微秒(高温下为3.9微秒)。随着dram的容量增加，每次刷新的功耗也随着增加。当dram执行刷新操作时，必须停止内存操作请求，直到刷新操作完成，因此导致了内存访问的延迟。
技术实现思路
1、本公开实施例提供了一种刷新电路、存储器和一种刷新方法。
2、根据本公开一些实施例，本公开实施例第一方面提供一种刷新电路，包括：地址检测电路，被配置为，接收错误信号和地址，如果错误信号满足第一预设条件，则输出行地址至第一寄存器内，如果错误信号不满足所述第一预设条件，则输出行地址至第二寄存器内，所述第一寄存器内的行地址记为弱地址，所述第二寄存器内的行地址记为强地址；刷新地址生成电路，被配置为，接收刷新地址，将要刷新的行地址与所述第二寄存器内的强地址进行比较，如果相同，则将所述要刷新的行地址替换为所述第一寄存器内的弱地址并输出。
3、在一些实施例中，所述地址检测电路包括：地址计数器，被配置为，根据接收的第一时钟信号对所述地址进行计数，输出行地址和列地址计数完成信号；地址输出电路，被配置为，接收所述错误信号和所述行地址，如果所述错误信号满足所述第一预设条件，则输出所述行地址至所述第一寄存器内，如果所述错误信号不满足所述第一预设条件，则输出所述行地址至所述第二寄存器内。
4、在一些实施例中，所述地址计数器包括：列地址计数器，包括多个级联的触发器，根据接收的所述第一时钟信号对列地址进行计数，当列地址计数完成时输出所述列地址计数完成信号；行地址计数器，包括多个级联的触发器，根据接收的所述列地址计数完成信号对行地址进行计数，输出对应的行地址。
5、在一些实施例中，所述地址输出电路包括：标志信号生成电路，被配置为，接收所述错误信号，当所述错误信号满足第一预设条件时输出错误标志信号；地址选择电路，被配置为，接收所述行地址、所述列地址计数完成信号和所述错误标志信号，如果所述错误标志信号有效则输出所述行地址至所述第一寄存器，如果所述错误标志信号无效则输出所述行地址至所述第二寄存器。
6、在一些实施例中，所述标志信号生成电路包括：第一触发器和第二触发器，所述第一触发器的时钟端接收所述错误信号，所述第一触发器的复位端接收所述列地址计数完成信号，所述第一触发器的输出端连接所述第二触发器的数据输入端，所述第二触发器的输出端输出所述错误标志信号。
7、在一些实施例中，所述地址选择电路包括多个第三触发器、第四触发器和第五触发器，所述第三触发器的数据输入端接收所述行地址，所述第三触发器的时钟端接收所述列地址计数完成信号，所述第四触发器的数据输入端连接所述第三触发器的输出端，所述第四触发器的时钟端接收所述错误标志信号，所述第四触发器的输出端连接所述第一寄存器的输入端，所述第五触发器的数据输入端连接所述第三触发器的输出端，所述第五触发器的反相时钟端接收所述错误标志信号，所述第五触发器的输出端连接所述第二寄存器的输入端。
8、在一些实施例中，所述刷新地址生成电路包括：所述第一寄存器、所述第二寄存器和第一比较电路，所述第一比较电路接收所述刷新地址，比较要刷新的行地址和所述第二寄存器内的强地址，如果相同，则输出第一地址匹配信号至所述第一寄存器，使能所述第一寄存器输出对应的行地址。
9、在一些实施例中，所述刷新电路还包括强地址生成电路，被配置为，接收内建自测试命令，判断当前的行地址是否满足第二预设条件，如果满足，则输出行地址至第三寄存器内，所述第三寄存器内的行地址记为第二强地址。
10、在一些实施例中，所述刷新地址生成电路还包括：所述第三寄存器和第二比较电路，根据接收的刷新地址，比较要刷新的行地址和所述第三寄存器内的第二强地址，如果相同，则输出第二地址匹配信号至所述第一寄存器，使能所述第一寄存器输出对应的行地址。
11、根据本公开一些实施例，本公开实施例第二方面还提供一种，存储器，包括：如第一方面任一项中所述的刷新电路，错误检查清除电路以及多个存储库：所述存储器接收错误检查清除命令对多个所述存储库进行检查，如果错误检查清除电路检测到错误，则输出错误信号至所述刷新电路；所述刷新电路接收所述错误信号和对应的地址，判断所述错误信号是否满足第一预设条件，如果满足所述第一预设条件，则输出行地址至第一寄存器内，如果不满足所述第一预设条件，则输出所述行地址至第二寄存器内，所述第一寄存器内的行地址记为弱地址，所述第二寄存器内的行地址记为强地址；存储器接收刷新命令对多个所述存储库进行刷新，所述刷新电路接收刷新地址，将要刷新的行地址与所述第二寄存器内的强地址进行比较，如果相同，则将所述要刷新的行地址替换为所述第一寄存器内的弱地址并输出，所述存储器对输出的行地址进行刷新。
12、根据本公开一些实施例，本公开实施例第三方面还提供一种刷新方法，包括：地址检测电路接收错误信号和地址，如果满足第一预设条件，则输出行地址至第一寄存器内，如果不满足所述第一预设条件，则输出所述行地址至第二寄存器内，所述第一寄存器内的行地址记为弱地址，所述第二寄存器内的行地址记为强地址；刷新地址生成电路接收刷新地址，将要刷新的行地址与所述第二寄存器内的强地址进行比较，如果相同，则将要刷新的行地址替换为所述第一寄存器内的弱地址并输出；对输出的行地址对应的存储单元进行刷新。
13、在一些实施例中，在刷新地址生成电路接收刷新地址，将要刷新的行地址与所述第二寄存器内的行地址进行比较之前，还包括；接收内建自测试命令，对存储单元进行测试，判断当前的行地址是否满足第二预设条件，如果满足，则输出行地址至第三寄存器内，所述第三寄存器内的行地址记为第二强地址；所述刷新地址生成电路接收刷新地址，将要刷新的行地址与所述第二寄存器内的行地址进行比较，还包括将要刷新的行地址与所述第三寄存器内的第二强地址进行比较，如果相同，则将要刷新的行地址替换为所述第一寄存器内的弱地址并输出
14、本公开实施例提供了一种刷新电路、存储器和一种刷新方法，其中，刷新电路包括：地址检测电路，被配置为，接收错误信号和地址，如果错误信号满足第一预设条件，则输出行地址至第一寄存器内，如果错误信号不满足所述第一预设条件，则输出行地址至第二寄存器内，所述第一寄存器内的行地址记为弱地址，所述第二寄存器内的行地址记为强地址；刷新地址生成电路，被配置为，接收刷新地址，将要刷新的行地址与第二寄存器内的强地址进行比较，如果相同，则将所述要刷新的行地址替换为所述第一寄存器内的弱地址并输出。这样，通过检测当前行地址为弱地址或者强地址，如果要刷新的地址与强地址匹配，则把要刷新的地址替换为弱地址，刷新弱地址对应的存储单元。这样可以提高刷新的效率，减少对不必要的地址进行刷新产生的功耗，同时还可以避免对强地址进行多次刷新可能造成的不好的影响。
技术特征：
1.一种刷新电路，其特征在于，包括：
2.根据权利要求1所述的刷新电路，其特征在于，所述地址检测电路包括：
3.根据权利要求2所述的刷新电路，其特征在于，所述地址计数器包括：
4.根据权利要求2所述的刷新电路，其特征在于，所述地址输出电路包括：
5.根据权利要求4所述的刷新电路，其特征在于，所述标志信号生成电路包括：
6.根据权利要求4所述的刷新电路，其特征在于，所述地址选择电路包括多个第三触发器、第四触发器和第五触发器，所述第三触发器的数据输入端接收所述行地址，所述第三触发器的时钟端接收所述列地址计数完成信号，所述第四触发器的数据输入端连接所述第三触发器的输出端，所述第四触发器的时钟端接收所述错误标志信号，所述第四触发器的输出端连接所述第一寄存器的输入端，所述第五触发器的数据输入端连接所述第三触发器的输出端，所述第五触发器的反相时钟端接收所述错误标志信号，所述第五触发器的输出端连接所述第二寄存器的输入端。
7.根据权利要求1所述的刷新电路，其特征在于，所述刷新地址生成电路包括：
8.根据权利要求1所述的刷新电路，其特征在于，还包括强地址生成电路，被配置为，接收内建自测试命令，判断当前的行地址是否满足第二预设条件，如果满足，则输出行地址至第三寄存器内，所述第三寄存器内的行地址记为第二强地址。
9.根据权利要求8所述的刷新电路，其特征在于，所述刷新地址生成电路还包括：
10.一种存储器，包括：如权利要求1至9中任一项所述的刷新电路，错误检查清除电路以及多个存储库：
11.一种刷新方法，其特征在于，包括：
12.根据权利要求11所述的刷新方法，其特征在于，在刷新地址生成电路接收刷新地址，将要刷新的行地址与所述第二寄存器内的行地址进行比较之前，还包括；
技术总结
本公开实施例提供了一种刷新电路、存储器和一种刷新方法，其中，刷新电路包括：地址检测电路，被配置为，接收错误信号和地址，如果错误信号满足第一预设条件，则输出行地址至第一寄存器内，如果错误信号不满足所述第一预设条件，则输出行地址至第二寄存器内，所述第一寄存器内的行地址记为弱地址，所述第二寄存器内的行地址记为强地址；刷新地址生成电路，被配置为，接收刷新地址，将要刷新的行地址与第二寄存器内的强地址进行比较，如果相同，则将要刷新的行地址替换为第一寄存器内的弱地址并输出。这样可以提高刷新的效率，减少对不必要的地址进行刷新产生的功耗，同时还可以避免对强地址进行多次刷新可能造成的不好的影响。
技术研发人员：赵晓颉,周润发,范习安,谷银川
受保护的技术使用者：长鑫科技集团股份有限公司
技术研发日：
技术公布日：2024/9/23