MV-NMOS器件及ESD器件的制作方法

本发明涉及半导体制造，特别涉及一种mv-nmos器件及esd器件。

背景技术：

1、在当今先进的电子工业中，esd(静电放电)事件会导致设备和电路故障，进而导致产品故障和成品率损失，因此，静电放电事件的处理一直是保护芯片免受故障的一个具有挑战性的方面。

2、esd器件要求至少比工作电压高10％的保持电压vh，否则会导致lu(锁存)问题。然而，当工作电压高于6v时，esd器件的保持电压vh低于工作电压(例如为8v)，就会出现强的回跳和锁存免疫问题。对于bsl(baseline,标准)的mv-nmos器件(中压nmos器件，工作电压例如为8v)，究其原因，受器件沟道长度影响，其横向npn晶体管增益较大，电流流通较快，保持电压vh较小，进而导致强的回跳和锁存免疫问题。

3、需要说明的是，公开于该发明背景技术部分的信息仅仅旨在加深对本发明一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

技术实现思路

1、本发明的目的在于提供一种mv-nmos器件及esd器件，以解决保持电压vh较小的问题。

2、为解决上述技术问题，本发明提供一种mv-nmos器件，包括：

3、p型衬底；

4、p型阱区，形成于所述p型衬底中，所述p型阱区的顶部设置有栅极；

5、第二n型阱区，位于所述栅极的一侧，用于作为所述mv-nmos器件的漏极，所述第二n型阱区和所述栅极之间还布置有p型离子注入区。

6、优选地，所述p型离子注入区和所述第二n型阱区之间还设置有浅沟槽隔离结构。

7、优选地，所述p型离子注入区的离子注入能量范围为15k900e1～250k300e3。

8、优选地，所述栅极的另一侧布置有第一n型阱区。

9、优选地，所述第一n型阱区的顶部接出有第一金属互连线，所述第二n型阱区的顶部接出有第二金属互连线。

10、本公开还提供一种esd器件，包括mv-nmos器件，所述mv-nmos器件包括：

11、p型衬底；

12、p型阱区，形成于所述p型衬底中，所述p型阱区的顶部设置有栅极；

13、第二n型阱区，位于所述栅极的一侧，用于作为所述mv-nmos器件的漏极，所述第二n型阱区和所述栅极之间还布置有p型离子注入区。

14、优选地，所述p型离子注入区和所述第二n型阱区之间还设置有浅沟槽隔离结构。

15、优选地，所述p型离子注入区的离子注入能量范围为15k900e1～250k300e3。

16、优选地，所述栅极的另一侧布置有第一n型阱区。

17、优选地，所述第一n型阱区的顶部接出有第一金属互连线，所述第二n型阱区的顶部接出有第二金属互连线。

18、在本发明提供的mv-nmos器件中，通过对现有的nmos工艺结构进行改善，在器件的漏极和栅极之间添加p型离子注入区，寄生npn的有效沟道随着p型离子注入区的插入而增加，改善mv-nmos器件的保持电压vh，vt1、it2基本不变，提升了中压nmos器件的esd性能，通过添加p型离子注入区改善保持电压vh的方法简单易行，采用现有设备即可完成，是对现有工艺的创新和优化。

19、本发明提供的esd器件与本发明提供的mv-nmos器件属于同一发明构思，因此，本发明提供的esd器件至少具有本发明提供的mv-nmos器件的所有优点，在此不再赘述。

技术特征：

1.一种mv-nmos器件，其特征在于，包括：

2.根据权利要求1所述的mv-nmos器件，其特征在于，所述p型离子注入区和所述第二n型阱区之间还设置有浅沟槽隔离结构。

3.根据权利要求1所述的mv-nmos器件，其特征在于，所述p型离子注入区的离子注入能量范围为15k900e1～250k300e3。

4.根据权利要求1所述的mv-nmos器件，其特征在于，所述栅极的另一侧布置有第一n型阱区。

5.根据权利要求4所述的mv-nmos器件，其特征在于，所述第一n型阱区的顶部接出有第一金属互连线，所述第二n型阱区的顶部接出有第二金属互连线。

6.一种esd器件，其特征在于，包括mv-nmos器件，所述mv-nmos器件包括：

7.根据权利要求6所述的esd器件，其特征在于，所述p型离子注入区和所述第二n型阱区之间还设置有浅沟槽隔离结构。

8.根据权利要求6所述的esd器件，其特征在于，所述p型离子注入区的离子注入能量范围为15k900e1～250k300e3。

9.根据权利要求6所述的esd器件，其特征在于，所述栅极的另一侧布置有第一n型阱区。

10.根据权利要求9所述的esd器件，其特征在于，所述第一n型阱区的顶部接出有第一金属互连线，所述第二n型阱区的顶部接出有第二金属互连线。

技术总结
本发明公开了一种MV‑NMOS器件及ESD器件，属于半导体制造技术领域，该MV‑NMOS器件，包括：P型衬底；P型阱区，形成于所述P型衬底中，所述P型阱区的顶部设置有栅极；第二N型阱区，位于所述栅极的一侧，用于作为所述MV‑NMOS器件的漏极，所述第二N型阱区和所述栅极之间还布置有P型离子注入区。通过在器件的漏极和栅极之间添加P型离子注入区，寄生NPN的有效沟道随着P型离子注入区的插入而增加，改善MV‑NMOS器件的保持电压Vh。

技术研发人员：杨后平,朱明辉,秋沉沉
受保护的技术使用者：上海华力微电子有限公司
技术研发日：
技术公布日：2024/9/23