绝缘体上硅上的第III族氮化物半导体结构及其生长方法与流程

本发明大体上特别地涉及半导体结构及其生长方法。更具体地，它涉及一种包含生长在绝缘体上硅上的第iii族氮化物的半导体结构及其生长方法，其中所述半导体结构在高功率和高频应用中实现优异的性能。

背景技术：

1、第iii族氮化物基异质结构由于其高电子速度和高临界电场而非常适合高功率和高频应用。例如，algan/gan异质结构通常用于制造也称为fet的场效应晶体管。在这种异质结构中，通过两个有源层之间(即algan和gan之间)的自发和压电极化产生二维电子气(也称为2deg)。

2、第iii族氮化物基异质结构通常在传统硅衬底的顶部制造。随着对高功率和高频解决方案的需求不断增加，电信行业面临着使这种第iii族氮化物基异质结构与现有技术兼容的挑战。例如，第iii族氮化物基异质结构应当允许微电子装置的持续小型化及其性能的持续改进。

3、对于高功率和高频应用，使装置的底层衬底的电阻率最大化是至关重要的。然而，通过扩展电阻分析(spreading resistance profiling)对外延生长在硅衬底上的氮化镓进行的测量表明，异质结构中的电阻率随深度显著下降。

4、更一般地，通过扩展电阻分析对外延生长在硅衬底上的第iii族氮化物异质结构进行的测量表明，在第iii族氮化物异质结构和硅衬底之间的界面处发生相似的电阻率下降，并且在第iii族氮化物异质结构和硅衬底之间的界面处相似地存在p型掺杂剂。在第iii族氮化物异质结构和硅之间的界面处的p型掺杂剂的这种存在归因于杂质从第iii族氮化物异质结构的外延层的初始生长层扩散或迁移到硅衬底。杂质充当硅衬底的p型杂质。更具体地，在第iii族氮化物异质结构和硅之间的界面处的p型掺杂剂的这种存在归因于第iii族元素扩散或迁移到硅衬底中，在硅衬底中它们充当硅衬底的p型杂质。例如，在本公开内容的图1a和图1b中研究的样品中，在第iii族氮化物异质结构和硅之间的界面处的p型掺杂剂的这种存在归因于镓和/或铝扩散或迁移到硅衬底中。镓和/或铝充当硅的p型杂质，从而改变硅衬底的电阻率。

5、第iii族元素向硅衬底中的这种扩散产生了几个问题。对于高功率和高频应用，在氮化镓和硅之间的界面处存在高浓度的p型掺杂剂将导致电容耦合，从而导致由该结构制造的组件的显著功率耗散和rf损耗。此外，第iii族元素扩散到硅衬底中将导致由于在由该结构制造的组件中产生谐波频率而出现线性度问题。

技术实现思路

1、因此，本发明的实施方案的目的是提出一种半导体结构和制造方法，其不显示现有技术的固有缺点。更具体地，本发明的实施方案的目的是提出一种在高功率和高频下具有改进的性能的半导体结构及其制造方法。

2、本发明的各种实施方案所寻求的保护范围是由独立权利要求所陈述。

3、本说明书中描述的未落入独立权利要求的范围内的实施方案和特征(如果有的话)将被解释为有助于理解本发明的各种实施方案的示例。

4、需要一种表现出改进的电阻率并且使功率损耗和线性度问题减少的半导体结构。此外，需要一种从制造的角度来看与现有技术兼容的半导体结构。

5、根据本发明的第一示例方面，该目的通过一种半导体结构来实现，所述半导体结构包括：

6、-绝缘体上硅衬底，其包括：

7、o基底层，其包含硅；

8、o中间层，其形成在所述基底层的顶部；以及

9、o顶层，其形成在所述中间层的顶部；

10、-外延iii-n半导体层堆叠体，其在所述绝缘体上硅衬底的顶部，所述外延iii-n半导体层堆叠体包括外延有源层；其中所述外延有源层包括：

11、o第一有源iii-n层，其形成在所述顶层的顶部；

12、o第二有源iii-n层，其形成在扩散阻挡层的顶部；

13、二维电子气，其在所述第一有源iii-n层和所述第二有源iii-n层之间；

14、并且其中：

15、-所述顶层包含n型掺杂的硅；并且

16、-所述中间层包括：

17、o富陷阱层；和

18、o掩埋绝缘体，其形成在富陷阱层的顶部。

19、如前所述，可以通过例如扩展电阻分析测量来对第iii族氮化物异质结构和硅衬底之间的界面处的p型掺杂剂的存在进行测量，其中所述第iii族氮化物异质结构例如外延生长在所述硅衬底上。在第iii族氮化物异质结构和硅之间的界面处的p型掺杂剂的这种存在归因于杂质从第iii族氮化物异质结构的外延层的初始生长层扩散或迁移到硅衬底。杂质充当硅衬底的p型杂质。更具体地，在第iii族氮化物异质结构和硅之间的界面处的p型掺杂剂的这种存在归因于第iii族元素扩散或迁移到硅衬底中，在硅衬底中它们充当硅衬底的p型杂质。

20、在根据本发明的半导体结构的情况下，第iii族元素从第iii族氮化物异质结构的外延层到绝缘体上硅衬底中的扩散或迁移包含在绝缘体上硅衬底的与第iii族氮化物异质结构的外延层靠近的表面区域中，例如在顶层中并且任选地靠近中间层和顶层之间的界面。事实上，根据本发明的绝缘体上硅衬底的中间层将第iii族元素的扩散或迁移限制在绝缘体上硅衬底的与第iii族氮化物异质结构的外延层靠近的表面区域中，例如在顶层中并且任选地靠近中间层和顶层之间的界面，从而缩短杂质进入绝缘体上硅衬底中的扩散距离。

21、在根据本发明的半导体结构的情况下，根据本发明的绝缘体上硅衬底的顶层的n型掺杂补偿了从外延层扩散到绝缘体上硅衬底中的第iii族元素的浓度。换言之，根据本发明的绝缘体上硅衬底的顶层的n型掺杂平衡了外延层和绝缘体上硅衬底之间的界面处的p型掺杂剂的浓度，其中这些p型掺杂剂的浓度源于第iii族原子从所述外延iii-n半导体层堆叠体扩散到绝缘体上硅衬底的顶层中。

22、这样，根据本发明的半导体结构在高功率和高频下表现出改进的性能、改进的电阻率并且使得功率损耗和线性度问题减少。

23、富陷阱层的使用已被证明是用于减少这些寄生效应和增强硅的高电阻率特性的最有效的技术之一，同时与工业soi晶片制造兼容并且与标准cmos工艺的重要热预算兼容。富陷阱层的陷阱捕获硅和中间层之间的界面处的自由载流子，从而使绝缘体上硅衬底能够恢复其标称电阻率、线性度，消除了dc依赖性并使得rf损耗和串扰大幅减少。在本发明的上下文中，富陷阱层具有适合于捕获可能在绝缘体上硅衬底中产生的自由电荷的缺陷密度。富陷阱层也可以提供陷阱效应。富陷阱层的厚度为几十纳米至几微米，例如50纳米至3微米。富陷阱层包含硅，或无定形碳化硅，或多晶形硅(也称为多晶硅)。

24、在本发明的上下文中，二维电子气(也称为2deg)是在两个维度中自由移动但严格限制在第一维度中的电子气。这种严格的限制导致了在那个方向上运动的量子化能级。这些电子看起来像是嵌入在三维世界中的二维薄片。

25、在本发明的上下文中，第iii族氮化物是指在元素周期表的第iii族元素(例如硼(也称为b)、铝(也称为al)、镓(也称为ga)、铟(也称为in))与氮(也称为n)之间形成的半导体化合物。二元第iii族氮化物化合物的示例为gan、aln、bn等。第iii族氮化物还指三元和四元化合物，例如algan和inalgan。

26、在本发明的上下文中，第一有源iii-n层包含n、p、as中的一者或更多者以及b、al、ga、in和tl中的一者或更多者。第一有源iii-n层例如包含gan。第二有源iii-n层包含n、p、as中的一者或更多者以及b、al、ga、in和tl中的一者或更多者。第二有源iii-n层例如包含algan。术语algan涉及包含任何化学计量比的al、ga和n的组成物(alxgayn)，其中x介于0和1之间并且y介于0和1之间。可替代地，第二有源iii-n层例如包含aln。可替代地，第二有源iii-n层包含inalgan。诸如inalgan的组成物包含任何合适量的in。可替代地，第一有源iii-n层和第二有源iii-n层都包含inalgan，并且第二有源iii-n层包括比第一有源iii-n层的带隙大的带隙，其中第二有源iii-n层包括比第一有源iii-n层的极化大的极化。可替代地，第一有源iii-n层和第二有源iii-n层都包含binalgan，并且第二有源iii-n层包括比第一有源iii-n层的带隙大的带隙，其中第二有源ⅲ-n层包括比第一有源iii-n层的极化大的极化。有源层的组成物可以基于要获得的特性来选择，并且组成物可以相应地变化。例如，使用大约150nm厚度的包含gan的第一有源iii-n层和大约20nm厚度的包含algan的第二有源iii-n层获得了良好的结果。

27、在本发明的上下文中，绝缘体上硅衬底的基底层包含体硅，并且绝缘体上硅衬底的基底层的电阻率通常介于3kohm.cm和5kohm.cm之间，并且优选地高于1kohm.cm。这样，外延iii-n半导体层堆叠体下面的衬底的电阻率对于高功率和高频应用被最大化。

28、在本发明的上下文中，绝缘体上硅(也称为soi)的技术对应于在层状硅-绝缘体-硅衬底中制造半导体装置。绝缘体的选择在很大程度上取决于半导体装置的预期应用。在本发明的上下文中可以使用多种类型的绝缘体上硅衬底。

29、由于与绝缘体上硅衬底的基底层的体硅隔离，由第iii族氮化物异质结构制造的半导体装置内的寄生电容降低，从而改善了它们的功耗和性能。与集成在其它类型的衬底上的半导体装置相比，在绝缘体上硅上制造的半导体装置还表现出更高的抗闩锁效应(resistance to latchup)和在等效vdd下的更高性能。与集成在其它类型的衬底上的半导体装置相比，在soi上制造的半导体装置的温度依赖性降低。由于隔离，在soi上制造的半导体装置表现出较低的漏电流，因此具有较高的功率效率。

30、射频绝缘体上硅衬底(也称为rf-soi衬底)能够在与标准cmos工艺兼容的硅膜上实现高rf性能、高线性度rf隔离和功率信号、低rf损耗、数字处理和功率管理集成。

31、例如，用于rf应用的增强信号完整性衬底包括含有高阻硅的基底层、形成在基底层的顶部的富陷阱层、形成在富陷阱层的顶部的掩埋绝缘体以及形成在掩埋绝缘体的顶部的顶层，其中所述顶层包含单晶。基底层的电阻率通常超过3kohm.cm。顶层的厚度通常介于50nm和200nm之间。富陷阱层的添加提供了出色的rf性能。这种衬底特别适用于具有严格的线性度规范的装置。应用程序通常以例如高级lte和5g规范为目标并满足不同的性能要求。与高阻soi衬底相比，增强信号完整性衬底表现出更好的线性度、更低的rf损耗、更低的串扰、改进的无源器件品质因数、更小的管芯尺寸以及更高的热导率。增强信号完整性衬底通常进一步表现出低于-80dbm的谐波品质因数。

32、rf-soi的另一示例包括含有中阻硅的基底层、形成在基底层的顶部的富陷阱层、形成在富陷阱层的顶部的掩埋绝缘体以及含有薄单晶的顶层。这种衬底特别适合于例如成本敏感的高度集成装置，并且特别地很适合于例如wi-fi、iot和其它消费者应用规范。

33、称为高阻soi的rf-soi的另一示例以例如具有较低的线性度规范以及2g和3g规范的装置为目标。这种衬底包括含有高阻硅的基底层、形成在基底层的顶部的掩埋绝缘体以及含有薄单晶的顶层。

34、功率绝缘体上硅衬底满足了在车辆和工业市场的智能、节能和高可靠性功率ic装置中集成例如高压和模拟功能的要求。它们提供了极好的电隔离，非常适合集成在从几伏到几百伏的不同电压下工作的装置，同时减少了管芯面积并提高了可靠性。这些衬底非常适合于诸如can/lin收发器、开关模式电源、无刷电机驱动器、led驱动器等的应用。功率soi包括含有硅的基底层、形成在顶部的包含氧化物的掩埋绝缘体、以及含有硅的顶层。掩埋绝缘体的厚度通常介于0.4μm至1μm之间，顶层的厚度通常介于0.1μm和1.5μm之间。

35、光电绝缘体上硅衬底满足了在例如cmos芯片上集成光学功能以用于低成本和高速光学收发器的要求。这种衬底包括含有硅的基底层、形成在基底层的顶部并包含氧化物的掩埋绝缘体以及形成在掩埋绝缘体的顶部并包含单晶硅的顶层。掩埋绝缘体的厚度通常介于0.7μm至2μm之间，顶层的厚度通常介于0.1μm和0.5μm之间。绝缘体上的晶体硅层可以用于例如通过适当的植入来制造例如无源的或有源的光波导和其它光学装置。掩埋绝缘体使得例如红外光能够在全内反射的基础上在硅层中传播。波导的顶表面可以不被覆盖而是暴露于空气中(例如用于感测应用)，或者可以用例如由二氧化硅制成的包层覆盖。

36、从制造的角度来看，soi衬底与大多数传统的制造工艺兼容。一般来说，基于soi的工艺可以在没有特殊设备或对现有工厂进行重大重组的情况下实施。soi特有的挑战包括考虑掩埋绝缘体的新的计量要求以及对包含硅的顶层中的差应力的关注。

37、根据示例实施方案，顶层的n型掺杂浓度在1.1015cm-3至5.1015cm-3的范围内。

38、这样，绝缘体上硅衬底的顶层的n型掺杂补偿并平衡了从外延层扩散到绝缘体上硅衬底的顶层中的第iii族元素的浓度。

39、根据示例实施方案，顶层的厚度介于50nm和200nm之间。可替代地，顶层的厚度小于100nm。

40、这样，中间层将第iii族元素的扩散或迁移限制在由顶层形成的薄硅层内。换言之，中间层限制第iii族元素扩散或迁移到绝缘体上硅衬底的与第iii族氮化物异质结构的外延层靠近的表面区域。半导体结构因此在高功率和高频下表现出改进的性能、改进的电阻率并且使得功率损耗和线性度问题减少。

41、根据示例实施方案，顶层包含n型掺杂的硅，其中顶层的n型掺杂的硅的取向为(111)。

42、根据示例实施方案，顶层包含单晶硅。

43、这样，顶层的单晶硅可以用于例如通过适当的植入来制造例如无源的或有源的光波导和其它光学装置。掩埋绝缘体使得例如红外光能够在全内反射的基础上在顶层的硅中传播。在顶层内制造的波导的顶表面可以不被覆盖而是暴露于空气中(例如用于感测应用)，或者可以用例如由二氧化硅制成的包层覆盖。

44、根据示例实施方案，掩埋绝缘体包含无定形碳化硅，富陷阱层包含无定形碳化硅。

45、这样，无定形碳化硅充当富陷阱并且充当阻挡，使得第iii族元素从第iii族氮化物异质结构的外延层到绝缘体上硅衬底中的扩散或迁移包含在绝缘体上硅衬底的与第iii族氮化物异质结构的外延层靠近的表面区域中，例如在顶层中并且任选地靠近中间层和顶层之间的界面。可替代地，富陷阱层包含硅或多晶硅。

46、根据示例实施方案，掩埋绝缘体包含二氧化硅，富陷阱层包含硅。

47、根据示例实施方案，掩埋绝缘体包含二氧化硅，富陷阱层包含无定形碳化硅。

48、可替代地，富陷阱层包含多晶硅。

49、根据示例实施方案，掩埋绝缘体包括包含氮化硅并限制在包含氧化硅的两个层之间的层；富陷阱层包含无定形碳化硅。

50、在该示例实施方案中，掩埋绝缘体包括ono电介质堆叠体，其中ono代表氧化物-氮化物-氧化物。掩埋绝缘体引起比二氧化硅好的热传导，而不会过度恶化寄生电容耦合，也不会危害例如由根据本发明的半导体结构制造的有源装置的高速性能。此外，包括含有氮化硅的层的掩埋绝缘体进一步增强了以下技术效果：第iii族元素从第iii族氮化物异质结构的外延层到绝缘体上硅衬底中的扩散或迁移包含在绝缘体上硅衬底的与第iii族氮化物异质结构的外延层靠近的表面区域中，例如在顶层中并且任选地靠近中间层和顶层之间的界面。相比于在包括仅含有二氧化硅的掩埋绝缘体的半导体结构中，在包括含有氮化硅的掩埋绝缘体的半导体结构中封阻第iii族元素从第iii族氮化物异质结构的外延层到绝缘体上硅衬底中的扩散是更有效的。可替代地，富陷阱层包含硅或多晶硅。

51、根据示例实施方案，碳化硅是无定形的。

52、富陷阱层的无定形碳化硅的陷阱捕获顶层的硅和中间层之间的界面处的自由载流子，从而使绝缘体上硅衬底能够恢复其标称电阻率、线性度，消除了dc依赖性并使得rf损耗和串扰大幅减少。

53、根据示例实施方案，富陷阱层的厚度介于几十纳米和几微米之间。例如，包含无定形碳化硅的富陷阱层的厚度可以达到几十纳米。可替代地，包含多晶硅的富陷阱层的厚度可以达到几微米。

54、根据示例实施方案，掩埋绝缘体的厚度介于100nm和500nm之间。

55、根据示例实施方案，包括掩埋绝缘体和富陷阱层的中间层的厚度介于几百纳米和几微米之间。

56、根据示例实施方案，外延iii-n半导体层堆叠体进一步包括形成在第一有源iii-n层和第二有源iii-n层之间的间隔层。

57、这样，在第一有源iii-n层和第二有源iii-n之间外延生长的间隔层增强了外延iii-n半导体层堆叠体内的电子迁移率。

58、根据示例实施方案，第一有源iii-n层包含氮化镓，其中第二有源iii-n层包含氮化铝镓。

59、优选地，第一有源iii-n层外延生长并且包含纯氮化镓(优选地，单层氮化镓)。

60、根据示例实施方案，第一有源iii-n层包含inalgan，第二有源iii-v层包含inalgan，第二有源iii-n层包括比第一有源iii-n层的带隙大的带隙，并且第二有源iii-n层包括比第一有源iii-n层的极化大的极化。

61、这样，在相邻的第一有源iii-n层和第二iii-v层中使用不同的材料引起极化，这有助于在第一有源iii-n层和第二有源iii-n层之间的接合附近(特别是在包括比第二有源iii-n层的带隙窄的带隙的第一有源iii-n层中)的导电2deg区域。

62、第一有源iii-n层的厚度例如介于20nm和500nm之间，优选地在30nm和300nm之间，更优选地在50nm和250nm之间，例如100nm至150nm。第二有源iii-n层的厚度例如介于10nm至100nm之间，优选地在20nm至50nm之间。这样的厚度组合为有源层提供了良好的特性，例如就所获得的2deg而言。

63、根据示例实施方案，间隔层包含氮化铝。

64、优选地，间隔层外延生长并且包含纯氮化铝。

65、根据示例实施方案，间隔层的厚度小于2nm。

66、这样，间隔层保持足够薄以最小化间隔层的粗糙度。在最小化的粗糙度的情况下，间隔层防止第iii族原子扩散或迁移到至少第一有源iii-n层中。这样，进一步提高了半导体结构的热稳定性。换言之，间隔层越薄，半导体结构的热稳定性越好。优选地，间隔层的厚度介于0.5nm和1.5nm之间。甚至更优选地，间隔层的厚度介于0.8nm和1nm之间。

67、根据示例实施方案，外延iii-n半导体层堆叠体进一步包括生长在衬底和外延有源层之间的外延生长的缓冲层。

68、缓冲层可以具有与衬底不同的性质，例如衬底和缓冲层的带隙相差较远，例如分别为1.1ev和6.2ev，意义在于缓冲层具有高带隙，以便提供所考虑的特性，例如高击穿电压，例如大于250v，优选地大于500v，甚至更优选地大于1000v，例如大于2000v，或者甚至更大。缓冲层例如是具有高带隙的iii-v缓冲层。其中，iii是指第iii族元素，例如b、al、ga、in、tl、sc、y以及镧系和锕系。其中，v是指第v族元素，例如n、p、as、sb、bi。缓冲层可以包括堆叠的层，在一个示例中，典型地，第一层是成核层。

69、根据示例实施方案，半导体结构进一步包括形成在外延iii-n半导体层的顶部的钝化堆叠体。

70、钝化堆叠体是随着外延iii-n半导体层堆叠体的形成而原位形成的。钝化堆叠体例如形成在第二有源iii-n层的顶部。这样，完全结晶的钝化堆叠体外延生长在外延iii-n半导体层堆叠体的顶部。可替代地，部分结晶的钝化堆叠体外延生长在外延iii-n半导体层堆叠体的顶部。也可以在外延工具的帮助下通过非原位沉积(例如原子层沉积(也称为ald)、化学气相沉积(也称为cvd)或物理气相沉积(也称为pvd))来形成钝化堆叠体。可替代地，可以通过在mocvd或mbe室中原位沉积来形成钝化堆叠体。可替代地，可以通过沉积相同材料的无定形膜并使用热退火使其再结晶来形成钝化堆叠体。在第二有源iii-n层的顶部的钝化堆叠体例如包含氮化镓。可替代地，在第二有源iii-n层的顶部的钝化堆叠体包含氮化镓和氮化硅。

71、钝化堆叠体形成在外延iii-n半导体层堆叠体与例如晶体管的栅极之间。钝化堆叠体可以仅形成在栅极下方并且可以另外用作栅极电介质。可替代地，钝化堆叠体可以形成在外延iii-n半导体层堆叠体的顶部并且可以完全覆盖外延iii-n半导体层堆叠体。可替代地，钝化堆叠体可以形成在外延iii-n半导体层堆叠体的顶部并且部分地覆盖外延iii-n半导体层堆叠体的表面，例如，它可以形成在高迁移率电子晶体管的源极和漏极之间的非栅极区域中，在此它用作钝化并且防止下面的2deg的耗尽。

72、根据示例实施方案，钝化堆叠体进一步包括氧化物层和/或氮化硅。

73、这样，根据本发明的第一示例方面的半导体结构的钝化层包括用作钝化层的氮化硅和/或氧化物层。氧化物层表现出与第二有源iii-n层的电纯净界面(electricallyclean interface)、使形成在半导体结构上的电触头与2deg之间的静电耦合最大化的高介电常数(这使得例如用半导体结构制造的高电子迁移率晶体管的跨导增加)、以及足以避免量子隧穿引起的介电击穿和泄漏的厚度。

74、根据本发明的第二示例方面，提供了一种用于制造半导体结构的方法，其中所述方法包括以下步骤：

75、-提供绝缘体上硅衬底，包括：

76、o提供包含硅的基底层；

77、o通过以下方式在基底层的顶部提供中间层：

78、■提供富陷阱层；和

79、■提供形成在富陷阱层的顶部的掩埋绝缘体；以及

80、o提供包含n型掺杂的硅且形成在中间层的顶部的顶层；

81、-在绝缘体上硅衬底的顶部提供外延iii-n半导体层堆叠体，所述外延iii-n半导体层堆叠体包括外延有源层；其中提供所述外延有源层包括以下步骤：

82、o在顶层的顶部提供第一有源iii-n层；

83、o在第一有源iii-n层的顶部提供第二有源iii-n层；

84、从而在第一有源iii-n层和第二有源iii-n层之间形成二维电子气。

85、如前所述，可以通过例如扩展电阻分析测量来对第iii族氮化物异质结构和硅衬底之间的界面处的p型掺杂剂的存在进行测量，其中所述第iii族氮化物异质结构例如外延生长在所述硅衬底上。在第iii族氮化物异质结构和硅之间的界面处的p型掺杂剂的这种存在归因于杂质从第iii族氮化物异结构的外延层的初始生长层扩散或迁移到硅衬底。杂质充当硅衬底的p型杂质。更具体地，在第iii族氮化物异质结构和硅之间的界面处的p型掺杂剂的这种存在归因于第iii族元素扩散或迁移到硅衬底中，在硅衬底中它们充当硅衬底的p型杂质。

86、通过根据本发明的用于制造半导体结构的方法，第iii族元素从第iii族氮化物异质结构的外延层到绝缘体上硅衬底中的扩散或迁移包含在绝缘体上硅衬底的与第iii族氮化物异质结构的外延层靠近的表面区域中，例如在顶层中并且任选地靠近中间层和顶层之间的界面。事实上，通过根据本发明的方法，绝缘体上硅衬底的中间层将第iii族元素的扩散或迁移限制在绝缘体上硅衬底的与第iii族氮化物异质结构的外延层靠近的表面区域中，例如在顶层中并且任选地靠近中间层和顶层之间的界面，从而缩短杂质进入绝缘体上硅衬底中的扩散距离。

87、通过根据本发明的用于制造半导体结构的方法，绝缘体上硅衬底的顶层的n型掺杂补偿了从外延层扩散到绝缘体上硅衬底中的第iii族元素的浓度。换言之，绝缘体上硅衬底的顶层的n型掺杂平衡了外延层和绝缘体上硅衬底之间的界面处的p型掺杂剂的浓度，其中这些p型掺杂剂的浓度源于第iii族原子从所述外延iii-n半导体层堆叠体扩散到绝缘体上硅衬底的顶层中。

88、这样，通过根据本发明的方法制造的半导体结构在高功率和高频下表现出改进的性能、改进的电阻率并且使得功率损耗和线性度问题减少。

89、外延iii-n半导体层堆叠体包括外延有源层，所述外延有源层包括第一有源iii-n层、任选的间隔层、以及第二有源iii-n层。通过在金属有机化学气相沉积外延室(也称为mocvd)中或者在金属有机气相外延室(也称为movpe)中或者在分子束外延室(也称为mbe)中或者在化学束外延室(也称为cbe)中的外延生长而原位形成外延有源层。

90、可以通过金属有机化学气相沉积(mocvd)或金属有机气相外延(movpe)或者是分子束外延(mbe)或化学束外延(cbe)进行外延生长来形成半导体结构。在movpe或mocvd工艺中，外延iii-n半导体层堆叠体在绝缘体上硅衬底上外延生长，通常在例如介于5毫巴和1巴之间的压力下并且通常在例如介于600℃和1200℃之间的温度下外延生长。前体材料可以是但不限于用于氮的氨(nh3)；用于镓的三甲基ga(tmga)或三乙基ga(tega)、用于铝的三甲基al(tmal)或三乙酯al(teal)；用于铟的三甲基铟(tmin)；以及用于硅的硅烷(sih4)或二硅烷(sih3)2。

91、绝缘体上硅衬底可以包括掩埋绝缘体，所述掩埋绝缘体包含氧化硅。因此可以通过几种方法(例如注氧隔离(称为simox)，或晶片键合，或种晶法)来生产绝缘体上硅衬底。

92、根据示例实施方案，提供包含n型掺杂的硅的顶层包括通过将n型掺杂剂热扩散到顶层的硅中来掺杂所述顶层的硅。

93、优选地，顶层的n型掺杂浓度在1.1015cm-3至5.1015cm-3的范围内。

94、根据示例实施方案，提供包含n型掺杂的硅的顶层包括通过将n型掺杂剂离子注入到顶层的硅中来掺杂所述顶层的硅。

95、优选地，顶层的n型掺杂浓度在1.1015cm-3至5.1015cm-3的范围内。

96、根据示例实施方案，n型掺杂剂包括以下的一者或更多者：

97、-磷；

98、-砷；

99、-锑。

技术特征：

1.一种半导体结构(1)，其包括：

2.根据权利要求1所述的半导体结构(1)，其中，所述顶层(12)的n型掺杂浓度在1.1015cm-3至5.1015cm-3的范围内。

3.根据前述权利要求中任一项所述的半导体结构(1)，其中，所述顶层(12)的厚度介于50nm和200nm之间。

4.根据前述权利要求中任一项所述的半导体结构(1)，其中，所述顶层(12)的所述n型掺杂的硅的取向为(111)。

5.根据前述权利要求中任一项所述的半导体结构(1)，其中，所述掩埋绝缘体(121)包含二氧化硅，所述富陷阱层(111)包含硅。

6.根据权利要求1至3中任一项所述的半导体结构(1)，其中，所述掩埋绝缘体(121)包含二氧化硅，所述富陷阱层(111)包含无定形碳化硅。

7.根据权利要求1至3中任一项所述的半导体结构(1)，其中，所述掩埋绝缘体(121)包括限制在包含氧化硅的两个层(132；133)之间的包含氮化硅的层(131)；所述富陷阱层(111)包含无定形碳化硅。

8.根据前述权利要求中任一项所述的半导体结构(1)，其中，所述掩埋绝缘体(121)的厚度介于100nm和500nm之间。

9.根据前述权利要求中任一项所述的半导体结构(1)，其中，所述外延iii-n半导体层堆叠体(202)进一步包括形成在所述第一有源iii-n层(21)和所述第二有源iii-n层(22)之间的间隔层(23)。

10.根据前述权利要求中任一项所述的半导体结构(1)，其中，所述第一有源iii-n层(21)包含氮化镓，所述第二有源iii-n层(22)包含氮化铝镓。

11.根据权利要求9和10所述的半导体结构(1)，其中，所述间隔层(23)包含氮化铝。

12.一种用于制造半导体结构(1)的方法，其中所述方法包括以下步骤：

13.根据权利要求12所述的方法，其中，所述提供包含n型掺杂的硅的顶层(12)包括通过将n型掺杂剂热扩散到所述顶层(12)的所述硅中来掺杂所述顶层(12)的所述硅。

14.根据权利要求12所述的方法，其中，所述提供包含n型掺杂的硅的顶层(12)包括通过将n型掺杂剂离子注入到所述顶层(12)的所述硅中来掺杂所述顶层(12)的所述硅。

15.根据权利要求12至14中任一项所述的方法，其中，所述n型掺杂剂包括以下一者或更多者：

技术总结
一种半导体结构(1)包括绝缘体上硅衬底(101)和在所述绝缘体上硅衬底(101)的顶部的外延III‑N半导体层堆叠体(202)，所述绝缘体上硅衬底(101)包括硅基底层(10)、中间层(11)(其在所述基底层(10)的顶部并且包括：富陷阱层(111)；和掩埋绝缘体(121)，其在富陷阱层(111)的顶部)以及n型掺杂硅顶层(12)(其在所述中间层(11)的顶部)，所述外延III‑N半导体层堆叠体(202)包括第一有源III‑N层(21)(其在所述顶层(12)的顶部)、第二有源III‑N层(22)(其在所述第一有源III‑N层(21)的顶部)、二维电子气(200)(其在所述第一有源III‑N层(21)和所述第二有源III‑N层(22)之间)。

技术研发人员：C·韦蒂祖,I·拉杜,J·德鲁茵,S·德格鲁特
受保护的技术使用者：SOITEC公司
技术研发日：
技术公布日：2024/9/23