时序修正方法和电子装置的制造方法
时序修正方法和电子装置的制造方法
【技术领域】
[0001]本说明书主要有关于时序修正的技术，特别有关于通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正的技术。
【背景技术】
[0002]在芯片设计过程中，为了保证实际生产出来的芯片可以在各种环境下都可以正常工作(即时序满足要求)，芯片设计者会利用静态时序分析工具(Static Timing Analysistool，STA tool)和工厂所提供的工艺文件(process file)来模拟设计在不同环境下的时序信息，进而评估设计是否满足时序要求。
[0003]芯片制造厂商为了保证设计与制造的时序一致性，会向芯片设计人员提供相关的设计规则(如信号转换最大时间)，这些规则描述了时序相关的电学参数的工艺边界条件(boundary condit1n)。一旦设计中的电路有组件超出这些规则值，S卩为设计规则违例(design rule v1lat1n)，此时静态时序工具会无法根据工厂提供的处理文件算出违例组件的准确延迟信息。这种设计规则违例并不会影响生产制造，只是会影响实际的芯片的时序上与设计的一致性，举例来说，实际芯片工作频率无法与设计相匹配。所以在流片(Tape Out)之前我们除了保证时序上达到设计需求之外，还需要保证每个组件延迟信息的准确性，这样静态时序分析工具算出来的结果才可以被信任。
[0004]时序检查(timing checks)分为两类:建立时间检查和保持时间检查。组件的延迟信息受输入信号转换时间、工艺条件、工作温度和工作电压的影响，当工作温度越低、工作电压越低、工艺条件越差时，组件转换时间越长且延迟时间越长，建立时间检查便越难以满足，但保持时间检查却越容易满足。所以会在工艺条件较差且低温低压的条件下的模拟时序来做建立时间检查，在工艺条件较好且高温高压的条件下做保持时间检查。与此同时，还需要做设计规则检查来确保模拟的准确性。在正常的设计流程里，会优先保证建立时间检查满足后再做保持时间检查。现有的电子设计自动化(Electronic Design Automat1n,EDA)工具可以很好地自动化地满足建立时间下的时序检查和设计规则。但对于保持时间下的设计规则，电子设计自动化工具并没有很好的解决方案。
[0005]传统的解决方法是优先利用插入缓冲器或者用放大器件尺寸的方法解决所有设计规则违例，待设计规则全部满足后再修复时序违例。然而，实际上并不是每个设计规则违例的组件都是有时序违例，有一些甚至是没有时序检查的。所以上述的方法就会导致插入大量的冗余组件，因而增加了芯片的功耗，甚至针对部分组件分布密集的设计会带来时序上的恶化、延长芯片设计周期、增加芯片设计的成本。
【发明内容】
[0006]有鉴于上述先前技术的问题，本发明提供了通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正方法和电子装置。
[0007]根据本发明的一较佳实施例提供了一种时序修正方法。此时序修正方法的步骤包括:根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件;透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。
[0008]在一些实施例中此方法还包括，透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。
[0009]在一些实施例中此方法还包括，根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。
[0010]在一些实施例中此方法还包括，透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。
[0011]在一些实施例中此方法还包括，透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件作为所述第三标准延迟文件。
[0012]在一些实施例中此方法还包括，根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生时序违例；以及当所述时序违例发生时，修正发生违例的所述时序路径。
[0013]根据本发明的另一较佳实施例提供了一种电子装置。此电子装置包括处理器。所述处理器用以根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件，以及透过第一脚本，根据所述日志文件判断是否发生设计规则违例。当所述处理器判断所述设计规则违例发生时，所述处理器透过所述第一脚本产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件，且所述处理器根据所述第二时序约束文件判断是否修正时序路径。
[0014]在一些实施例中，所述处理器透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。
[0015]在一些实施例中，所述处理器根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。
[0016]在一些实施例中，所述处理器透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。
[0017]在一些实施例中，所述处理器透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件以作为所述第三标准延迟文件。
[0018]在一些实施例中，所述处理器根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生一时序违例，以及其中当所述时序违例发生时，所述处理器修正发生违例的所述时序路径。
[0019]关于本发明其他附加的特征与优点，此领域的熟习技术人士，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的执行联系程序的装置以及方法，做些许的更动与润饰而得到。
【附图说明】
[0020]图1为显示根据本发明的一实施例所述的电子装置100的方块图；
[0021]图2为根据本发明一实施例所述的时序修正方法的流程图200;
[0022]图3为根据本发明另一实施例所述的时序修正方法的流程图300。
【具体实施方式】
[0023]本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视权利要求书所界定的为准。
[0024]图1为显示根据本发明的一实施例所述的电子装置100的方块图。电子装置100适用于集成电路设计的电子设计自动化(Electronic Design Automat1n，EDA)工具与模拟工具。电子装置100透过电子设计自动化(EDA)工具，可对电路操作进行仿真。如图1所示，电子装置100中包含处理器110以及储存装置120。在图1中的方块图，仅是为了方便说明本发明的实施例，但本发明并不以此为限。
[0025]根据本发明的一实施例，当在进行芯片的时序检查时，处理器110会先根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析(Static Timing Analysis,STA)，以产生第一标准延迟文件和日志文件(log f ile)。在静态时序分析中，网表文件中会提供电路间的逻辑连接关系，包括模块的实例、线网以及电学属性。第一时序约束文件中则定义了芯片工作的时序，以及相应的约束条件，寄生参数文件记录了电路的寄生参数，寄生参数包括器件、电路板引入的电阻、电感、电容等，并行导体之间会形成电容，器件本身存在的电感电容电阻，排列整齐的电感会产生耦合作用等等。时序约束文件包括了述设计电路的意图/目标，电路的时序，功耗和面积等的约束条件。
[0026]处理器110取得静态时序分析的结果后，处理器110会透过第一脚本，根据日志文件判断是否发生设计规则违例(design rule v1lat1n)。当处理器110判断设计规则违例未发生时，处理器110会直接进行时序签核(timing sign-off)。时序签核是精度最高即最接近实际流片结果的芯片设计时序分析检查。设计规则违例是电路中器件的输入电平转换时间和最大输出负载电容不符合代工厂的设计要求和规则的情况。
[0027]当处理器110判断时序违例发生时，处理器110会透过第一脚本产生违例组件列表(v1lat1n element list)，以及产生对应设计规则允许的最大设定值(边界条件)的第二时序约束文件。具体来说，处理器110可透过第一脚本，将设计规则所包含的参数设定为最大设定值来进行模拟，以产生第二时序约束文件。根据本发明的一实施例，在违例组件列表中，会列出所有发生时序违例的组件。根据本发明的一实施例，设计规则的参数可包含定时参数、输入时间违例、输入电平、以及输出负载所能承担的最大电容值等，但本发明并不以此为限。
[0028]当处理器110取得第二时序约束文件后，处理器110会根据第二时序约束文件、网表文件、第一时序约束文件以及寄生参数文件再次进行静态时序分析以产生第二标准延迟文件。标准延迟文件包括了电路工作时间和所需要延迟时间的参数。
[0029]接着，处理器110会透过第二脚本，根据第一标准延迟文件、第二标准延迟文件以及违例组件列表产生第三标准延迟文件。具体来说，处理器110可透过第二脚本，去比对第一标准延迟文件和第二标准延迟文件，以过滤出仅包含重新标定组件(发生时序规则违例的组件)延迟信息的标准延迟文件(即第三标准延迟文件)。也就是说，处理器110仅会对发生时序规则违例的组件进行修正。对于没发生时序规则违例的组件，处理器110则会直接进行时序签核。
[003 0]当处理器110取得第三标准延迟文件后，处理器110会根据第一标准延迟文件、第三标准延迟文件、网表文件、第一时序约束文件再次进行静态时序分析，并根据静态时序分析的结果判断是否产生时序违例。当处理器110时序违例发生时，处理器110会修正发生违例的时序路径。当处理器110判断时序违例未发生时，处理器110则会进行时序签核。其中，时序路径是从电路的一个节点到另一个节点，或者一个逻辑状态到另一个逻辑状态中间的连接方式。
[0031]根据本发明的一实施例，处存装置120会用以储存网表文件、第一时序约束文件以及寄生参数文件等，以提供处理器110进行进行静态时序分析所需的数据。
[0032]图2为根据本发明一实施例所述的时序修正方法的流程图200，此传输方法适用于电子装置100。如图2所示，在步骤S210，电子装置100会根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析。在步骤S220，电子装置100根据静态时序分析所产生的结果判断是否发生设计规则违例。若无发生设计规则违例，进行步骤S230。在步骤S230，电子装置100进行时序签核。
[0033]若有发生设计规则违例，则进行步骤S240。在步骤S240，电子装置100透过第一脚本，产生对应时序设计规则允许的最大设定值的第二时序约束文件。在步骤S250，电子装置100根据所述第二时序约束文件判断是否需要修正时序路径。若不需要修正时序路径，进行步骤S230。若需要修正时序路径，则进行步骤S260。在步骤S260，电子装置100修正发生违例的时序路径。
[0034]图3为根据本发明另一实施例所述的时序修正方法的流程图300，此传输方法适用于电子装置100。如图3所示，在步骤S310，电子装置100会根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析，以产生第一标准延迟文件和日志文件。在步骤S320，电子装置100透过第一脚本，根据日志文件判断是否发生设计规则违例。若电子装置100判断无发生设计规则违例，进行步骤S330。在步骤S330电子装置100进行时序签核。
[0035]若电子装置100判断发生设计规则违例，则进行步骤S340。在步骤S340，电子装置100透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件。在步骤S350，电子装置100根据第二时序约束文件、网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第二标准延迟文件。
[0036]在步骤S360，电子装置100透过第二脚本，根据第一标准延迟文件、第二标准延迟文件以及违例组件列表产生第三标准延迟文件。在步骤S370，电子装置100根据第一标准延迟文件、第三标准延迟文件、网表文件、第一时序约束文件进行静态时序分析，以判断是否产生时序违例。若未产生时序违例，进行步骤S330。若发生时序违例，进行步骤S380。在步骤S380，电子装置100修正发生违例的时序路径。
[0037]根据所述的时序修正方法，当组件发生设计规则违例时，可通过本发明所提出的脚本，根据时序约束文件定义，修改组件相应的电学参数为规则允许的最大值，并利用静态时序分析工具模拟在这种没有设计规则违例的情况下的时序。若对设计的整体时序有影响(出现违例情况)，仅会对出现违例的时序路径做以修正，若没有影响，则忽略该设计规则违例。此外，根据所述的时序修正方法，大量减少了需要插入组件的数量，因而节省了设计上的成本，并减少功耗以及对时序的影响，以及缩短了设计的周期。
[0038]本发明的说明书所揭露的方法和算法的步骤，可直接透过执行处理器直接应用在硬件以及软件模块或两者的结合上。软件模块(包括执行指令和相关数据)和其它数据可储存在数据存储器中，像是随机存取存储器(RAM)、闪存(flash memory)、只读存储器(ROM)、可擦可编程只读存储器(EPROM)、电子可擦可编程只读存储器(EEPR0M)、缓存器、硬盘、可携式应碟、光盘只读存储器(CD-ROM)、DVD或在此领域习的技术中任何其它计算机可读取的储存媒体格式。储存媒体可耦接至机器装置，举例来说，像是计算机/处理器(为了说明的方便，在本说明书以处理器来表示)，所述处理器处理单元可透过来读取信息(像是程序代码)，以及写入信息至储存媒体。储存媒体可整合处理器。特殊应用集成电路(ASIC)包括处理器和储存媒体。用户设备则包括特殊应用集成电路。换句话说，处理器和储存媒体以不直接连接用户设备的方式，包含于用户设备中。此外，在一些实施例中，任何适合计算机程序的产品包括可读取的储存媒体，其中可读取的储存媒体包括和一或多个所揭露实施例相关的程序代码。在一些实施例中，计算机程序的产品可包括封装材料。
[0039]本说明书中所提到的“一实施例”或“实施例”，表示与实施例有关的所述特定的特征、结构、或特性是包含根据本发明的至少一实施例中，但并不表示它们存在于每一个实施例中。因此，在本说明书中不同地方出现的“在一实施例中”或“在实施例中”词组并不必然表示本发明的相同实施例。
[0040]以上段落使用多种层面描述。显然的，本文的教示可以多种方式实现，而在范例中揭露的任何特定架构或功能仅为代表性的状况。根据本文的教示，任何熟知此技艺的人士应理解在本文揭露的各层面可独立实作或两种以上的层面可以合并实作。
[0041]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。
【主权项】
1.一种时序修正方法，其特征在于，包括: 根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件； 透过第一脚本，根据所述日志文件判断是否发生设计规则违例； 当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及 根据所述第二时序约束文件判断是否修正时序路径。2.根据权利要求1所述的时序修正方法，其特征在于，还包括: 当判断所述设计规则违例未发生时，进行时序签核。3.根据权利要求1所述的时序修正方法，其特征在于，还包括: 透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。4.根据权利要求1所述的时序修正方法，其特征在于，还包括: 根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。5.根据权利要求4所述的时序修正方法，其特征在于，还包括: 透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。6.根据权利要求5所述的时序修正方法，其特征在于，还包括: 透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件作为所述第三标准延迟文件。7.根据权利要求5所述的时序修正方法，其特征在于，还包括: 根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生时序违例；以及 当所述时序违例发生时，修正发生违例的所述时序路径。8.根据权利要求7所述的时序修正方法，其特征在于，还包括: 当所述时序违例未发生时，进行时序签核。9.一种电子装置，其特征在于，包括: 处理器，根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件，以及透过第一脚本，根据所述日志文件判断是否发生设计规则违例，其中当所述处理器判断所述设计规则违例发生时，所述处理器透过所述第一脚本产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件，且所述处理器根据所述第二时序约束文件判断是否修正时序路径。10.根据权利要求9所述的电子装置，其特征在于，当所述处理器判断所述设计规则违例未发生时，所述处理器进行时序签核。11.根据权利要求9所述的电子装置，其特征在于，所述处理器透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。12.根据权利要求9所述的电子装置，其特征在于，所述处理器根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。13.根据权利要求11所述的电子装置，其特征在于，所述处理器透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。14.根据权利要求13所述的电子装置，其特征在于，所述处理器透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件以作为所述第三标准延迟文件。15.根据权利要求13所述的电子装置，其特征在于，所述处理器根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生时序违例，以及其中当所述时序违例发生时，所述处理器修正发生违例的所述时序路径。16.根据权利要求15所述的电子装置，其特征在于，当所述时序违例未发生时，所述处理器进行时序签核。
【专利摘要】本发明提供了一种时序修正方法，包括：根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件；透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。
【IPC分类】G06F17/50
【公开号】CN105488287
【申请号】CN201510890845
【发明人】辛玲, 李冰, 林哲民, 李翊
【申请人】上海兆芯集成电路有限公司
【公开日】2016年4月13日
【申请日】2015年12月4日
【技术领域】
[0001]本说明书主要有关于时序修正的技术，特别有关于通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正的技术。
【背景技术】
[0002]在芯片设计过程中，为了保证实际生产出来的芯片可以在各种环境下都可以正常工作(即时序满足要求)，芯片设计者会利用静态时序分析工具(Static Timing Analysistool，STA tool)和工厂所提供的工艺文件(process file)来模拟设计在不同环境下的时序信息，进而评估设计是否满足时序要求。
[0003]芯片制造厂商为了保证设计与制造的时序一致性，会向芯片设计人员提供相关的设计规则(如信号转换最大时间)，这些规则描述了时序相关的电学参数的工艺边界条件(boundary condit1n)。一旦设计中的电路有组件超出这些规则值，S卩为设计规则违例(design rule v1lat1n)，此时静态时序工具会无法根据工厂提供的处理文件算出违例组件的准确延迟信息。这种设计规则违例并不会影响生产制造，只是会影响实际的芯片的时序上与设计的一致性，举例来说，实际芯片工作频率无法与设计相匹配。所以在流片(Tape Out)之前我们除了保证时序上达到设计需求之外，还需要保证每个组件延迟信息的准确性，这样静态时序分析工具算出来的结果才可以被信任。
[0004]时序检查(timing checks)分为两类:建立时间检查和保持时间检查。组件的延迟信息受输入信号转换时间、工艺条件、工作温度和工作电压的影响，当工作温度越低、工作电压越低、工艺条件越差时，组件转换时间越长且延迟时间越长，建立时间检查便越难以满足，但保持时间检查却越容易满足。所以会在工艺条件较差且低温低压的条件下的模拟时序来做建立时间检查，在工艺条件较好且高温高压的条件下做保持时间检查。与此同时，还需要做设计规则检查来确保模拟的准确性。在正常的设计流程里，会优先保证建立时间检查满足后再做保持时间检查。现有的电子设计自动化(Electronic Design Automat1n,EDA)工具可以很好地自动化地满足建立时间下的时序检查和设计规则。但对于保持时间下的设计规则，电子设计自动化工具并没有很好的解决方案。
[0005]传统的解决方法是优先利用插入缓冲器或者用放大器件尺寸的方法解决所有设计规则违例，待设计规则全部满足后再修复时序违例。然而，实际上并不是每个设计规则违例的组件都是有时序违例，有一些甚至是没有时序检查的。所以上述的方法就会导致插入大量的冗余组件，因而增加了芯片的功耗，甚至针对部分组件分布密集的设计会带来时序上的恶化、延长芯片设计周期、增加芯片设计的成本。
【发明内容】
[0006]有鉴于上述先前技术的问题，本发明提供了通过设计的脚本，仅对发生违例的时序路径进行修正的时序修正方法和电子装置。
[0007]根据本发明的一较佳实施例提供了一种时序修正方法。此时序修正方法的步骤包括:根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件;透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。
[0008]在一些实施例中此方法还包括，透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。
[0009]在一些实施例中此方法还包括，根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。
[0010]在一些实施例中此方法还包括，透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。
[0011]在一些实施例中此方法还包括，透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件作为所述第三标准延迟文件。
[0012]在一些实施例中此方法还包括，根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生时序违例；以及当所述时序违例发生时，修正发生违例的所述时序路径。
[0013]根据本发明的另一较佳实施例提供了一种电子装置。此电子装置包括处理器。所述处理器用以根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件，以及透过第一脚本，根据所述日志文件判断是否发生设计规则违例。当所述处理器判断所述设计规则违例发生时，所述处理器透过所述第一脚本产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件，且所述处理器根据所述第二时序约束文件判断是否修正时序路径。
[0014]在一些实施例中，所述处理器透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。
[0015]在一些实施例中，所述处理器根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。
[0016]在一些实施例中，所述处理器透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。
[0017]在一些实施例中，所述处理器透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件以作为所述第三标准延迟文件。
[0018]在一些实施例中，所述处理器根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生一时序违例，以及其中当所述时序违例发生时，所述处理器修正发生违例的所述时序路径。
[0019]关于本发明其他附加的特征与优点，此领域的熟习技术人士，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的执行联系程序的装置以及方法，做些许的更动与润饰而得到。
【附图说明】
[0020]图1为显示根据本发明的一实施例所述的电子装置100的方块图；
[0021]图2为根据本发明一实施例所述的时序修正方法的流程图200;
[0022]图3为根据本发明另一实施例所述的时序修正方法的流程图300。
【具体实施方式】
[0023]本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视权利要求书所界定的为准。
[0024]图1为显示根据本发明的一实施例所述的电子装置100的方块图。电子装置100适用于集成电路设计的电子设计自动化(Electronic Design Automat1n，EDA)工具与模拟工具。电子装置100透过电子设计自动化(EDA)工具，可对电路操作进行仿真。如图1所示，电子装置100中包含处理器110以及储存装置120。在图1中的方块图，仅是为了方便说明本发明的实施例，但本发明并不以此为限。
[0025]根据本发明的一实施例，当在进行芯片的时序检查时，处理器110会先根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析(Static Timing Analysis,STA)，以产生第一标准延迟文件和日志文件(log f ile)。在静态时序分析中，网表文件中会提供电路间的逻辑连接关系，包括模块的实例、线网以及电学属性。第一时序约束文件中则定义了芯片工作的时序，以及相应的约束条件，寄生参数文件记录了电路的寄生参数，寄生参数包括器件、电路板引入的电阻、电感、电容等，并行导体之间会形成电容，器件本身存在的电感电容电阻，排列整齐的电感会产生耦合作用等等。时序约束文件包括了述设计电路的意图/目标，电路的时序，功耗和面积等的约束条件。
[0026]处理器110取得静态时序分析的结果后，处理器110会透过第一脚本，根据日志文件判断是否发生设计规则违例(design rule v1lat1n)。当处理器110判断设计规则违例未发生时，处理器110会直接进行时序签核(timing sign-off)。时序签核是精度最高即最接近实际流片结果的芯片设计时序分析检查。设计规则违例是电路中器件的输入电平转换时间和最大输出负载电容不符合代工厂的设计要求和规则的情况。
[0027]当处理器110判断时序违例发生时，处理器110会透过第一脚本产生违例组件列表(v1lat1n element list)，以及产生对应设计规则允许的最大设定值(边界条件)的第二时序约束文件。具体来说，处理器110可透过第一脚本，将设计规则所包含的参数设定为最大设定值来进行模拟，以产生第二时序约束文件。根据本发明的一实施例，在违例组件列表中，会列出所有发生时序违例的组件。根据本发明的一实施例，设计规则的参数可包含定时参数、输入时间违例、输入电平、以及输出负载所能承担的最大电容值等，但本发明并不以此为限。
[0028]当处理器110取得第二时序约束文件后，处理器110会根据第二时序约束文件、网表文件、第一时序约束文件以及寄生参数文件再次进行静态时序分析以产生第二标准延迟文件。标准延迟文件包括了电路工作时间和所需要延迟时间的参数。
[0029]接着，处理器110会透过第二脚本，根据第一标准延迟文件、第二标准延迟文件以及违例组件列表产生第三标准延迟文件。具体来说，处理器110可透过第二脚本，去比对第一标准延迟文件和第二标准延迟文件，以过滤出仅包含重新标定组件(发生时序规则违例的组件)延迟信息的标准延迟文件(即第三标准延迟文件)。也就是说，处理器110仅会对发生时序规则违例的组件进行修正。对于没发生时序规则违例的组件，处理器110则会直接进行时序签核。
[003 0]当处理器110取得第三标准延迟文件后，处理器110会根据第一标准延迟文件、第三标准延迟文件、网表文件、第一时序约束文件再次进行静态时序分析，并根据静态时序分析的结果判断是否产生时序违例。当处理器110时序违例发生时，处理器110会修正发生违例的时序路径。当处理器110判断时序违例未发生时，处理器110则会进行时序签核。其中，时序路径是从电路的一个节点到另一个节点，或者一个逻辑状态到另一个逻辑状态中间的连接方式。
[0031]根据本发明的一实施例，处存装置120会用以储存网表文件、第一时序约束文件以及寄生参数文件等，以提供处理器110进行进行静态时序分析所需的数据。
[0032]图2为根据本发明一实施例所述的时序修正方法的流程图200，此传输方法适用于电子装置100。如图2所示，在步骤S210，电子装置100会根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析。在步骤S220，电子装置100根据静态时序分析所产生的结果判断是否发生设计规则违例。若无发生设计规则违例，进行步骤S230。在步骤S230，电子装置100进行时序签核。
[0033]若有发生设计规则违例，则进行步骤S240。在步骤S240，电子装置100透过第一脚本，产生对应时序设计规则允许的最大设定值的第二时序约束文件。在步骤S250，电子装置100根据所述第二时序约束文件判断是否需要修正时序路径。若不需要修正时序路径，进行步骤S230。若需要修正时序路径，则进行步骤S260。在步骤S260，电子装置100修正发生违例的时序路径。
[0034]图3为根据本发明另一实施例所述的时序修正方法的流程图300，此传输方法适用于电子装置100。如图3所示，在步骤S310，电子装置100会根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析，以产生第一标准延迟文件和日志文件。在步骤S320，电子装置100透过第一脚本，根据日志文件判断是否发生设计规则违例。若电子装置100判断无发生设计规则违例，进行步骤S330。在步骤S330电子装置100进行时序签核。
[0035]若电子装置100判断发生设计规则违例，则进行步骤S340。在步骤S340，电子装置100透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件。在步骤S350，电子装置100根据第二时序约束文件、网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第二标准延迟文件。
[0036]在步骤S360，电子装置100透过第二脚本，根据第一标准延迟文件、第二标准延迟文件以及违例组件列表产生第三标准延迟文件。在步骤S370，电子装置100根据第一标准延迟文件、第三标准延迟文件、网表文件、第一时序约束文件进行静态时序分析，以判断是否产生时序违例。若未产生时序违例，进行步骤S330。若发生时序违例，进行步骤S380。在步骤S380，电子装置100修正发生违例的时序路径。
[0037]根据所述的时序修正方法，当组件发生设计规则违例时，可通过本发明所提出的脚本，根据时序约束文件定义，修改组件相应的电学参数为规则允许的最大值，并利用静态时序分析工具模拟在这种没有设计规则违例的情况下的时序。若对设计的整体时序有影响(出现违例情况)，仅会对出现违例的时序路径做以修正，若没有影响，则忽略该设计规则违例。此外，根据所述的时序修正方法，大量减少了需要插入组件的数量，因而节省了设计上的成本，并减少功耗以及对时序的影响，以及缩短了设计的周期。
[0038]本发明的说明书所揭露的方法和算法的步骤，可直接透过执行处理器直接应用在硬件以及软件模块或两者的结合上。软件模块(包括执行指令和相关数据)和其它数据可储存在数据存储器中，像是随机存取存储器(RAM)、闪存(flash memory)、只读存储器(ROM)、可擦可编程只读存储器(EPROM)、电子可擦可编程只读存储器(EEPR0M)、缓存器、硬盘、可携式应碟、光盘只读存储器(CD-ROM)、DVD或在此领域习的技术中任何其它计算机可读取的储存媒体格式。储存媒体可耦接至机器装置，举例来说，像是计算机/处理器(为了说明的方便，在本说明书以处理器来表示)，所述处理器处理单元可透过来读取信息(像是程序代码)，以及写入信息至储存媒体。储存媒体可整合处理器。特殊应用集成电路(ASIC)包括处理器和储存媒体。用户设备则包括特殊应用集成电路。换句话说，处理器和储存媒体以不直接连接用户设备的方式，包含于用户设备中。此外，在一些实施例中，任何适合计算机程序的产品包括可读取的储存媒体，其中可读取的储存媒体包括和一或多个所揭露实施例相关的程序代码。在一些实施例中，计算机程序的产品可包括封装材料。
[0039]本说明书中所提到的“一实施例”或“实施例”，表示与实施例有关的所述特定的特征、结构、或特性是包含根据本发明的至少一实施例中，但并不表示它们存在于每一个实施例中。因此，在本说明书中不同地方出现的“在一实施例中”或“在实施例中”词组并不必然表示本发明的相同实施例。
[0040]以上段落使用多种层面描述。显然的，本文的教示可以多种方式实现，而在范例中揭露的任何特定架构或功能仅为代表性的状况。根据本文的教示，任何熟知此技艺的人士应理解在本文揭露的各层面可独立实作或两种以上的层面可以合并实作。
[0041]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。
【主权项】
1.一种时序修正方法，其特征在于，包括: 根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件； 透过第一脚本，根据所述日志文件判断是否发生设计规则违例； 当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及 根据所述第二时序约束文件判断是否修正时序路径。2.根据权利要求1所述的时序修正方法，其特征在于，还包括: 当判断所述设计规则违例未发生时，进行时序签核。3.根据权利要求1所述的时序修正方法，其特征在于，还包括: 透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。4.根据权利要求1所述的时序修正方法，其特征在于，还包括: 根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。5.根据权利要求4所述的时序修正方法，其特征在于，还包括: 透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。6.根据权利要求5所述的时序修正方法，其特征在于，还包括: 透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件作为所述第三标准延迟文件。7.根据权利要求5所述的时序修正方法，其特征在于，还包括: 根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生时序违例；以及 当所述时序违例发生时，修正发生违例的所述时序路径。8.根据权利要求7所述的时序修正方法，其特征在于，还包括: 当所述时序违例未发生时，进行时序签核。9.一种电子装置，其特征在于，包括: 处理器，根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件，以及透过第一脚本，根据所述日志文件判断是否发生设计规则违例，其中当所述处理器判断所述设计规则违例发生时，所述处理器透过所述第一脚本产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件，且所述处理器根据所述第二时序约束文件判断是否修正时序路径。10.根据权利要求9所述的电子装置，其特征在于，当所述处理器判断所述设计规则违例未发生时，所述处理器进行时序签核。11.根据权利要求9所述的电子装置，其特征在于，所述处理器透过所述第一脚本，将所述设计规则的参数设定为所述最大设定值，以产生所述第二时序约束文件。12.根据权利要求9所述的电子装置，其特征在于，所述处理器根据所述第二时序约束文件、所述网表文件、所述第一时序约束文件以及所述寄生参数文件进行所述静态时序分析以产生第二标准延迟文件。13.根据权利要求11所述的电子装置，其特征在于，所述处理器透过第二脚本，根据所述第一标准延迟文件、所述第二标准延迟文件以及所述违例组件列表产生第三标准延迟文件。14.根据权利要求13所述的电子装置，其特征在于，所述处理器透过所述第二脚本，比较所述第一标准延迟文件和所述第二标准延迟文件，以过滤出仅包含重新标定组件延迟信息的标准延迟文件以作为所述第三标准延迟文件。15.根据权利要求13所述的电子装置，其特征在于，所述处理器根据所述第一标准延迟文件、所述第三标准延迟文件、所述网表文件、所述第一时序约束文件进行所述静态时序分析以判断是否产生时序违例，以及其中当所述时序违例发生时，所述处理器修正发生违例的所述时序路径。16.根据权利要求15所述的电子装置，其特征在于，当所述时序违例未发生时，所述处理器进行时序签核。
【专利摘要】本发明提供了一种时序修正方法，包括：根据网表文件、第一时序约束文件以及寄生参数文件进行静态时序分析以产生第一标准延迟文件和日志文件；透过第一脚本，根据所述日志文件判断是否发生设计规则违例；当判断所述设计规则违例发生时，透过所述第一脚本，产生违例组件列表，以及对应设计规则允许的最大设定值的第二时序约束文件；以及根据所述第二时序约束文件判断是否修正时序路径。
【IPC分类】G06F17/50
【公开号】CN105488287
【申请号】CN201510890845
【发明人】辛玲, 李冰, 林哲民, 李翊
【申请人】上海兆芯集成电路有限公司
【公开日】2016年4月13日
【申请日】2015年12月4日
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