驱动装置、显示装置和驱动方法
驱动装置、显示装置和驱动方法
【技术领域】
[0001] 本发明涉及显示技术领域，特别涉及一种驱动装置、显示装置和驱动方法。
【背景技术】
[0002] 随着平板显示技术的不断进步，基于降低生产成本等方面的考虑，越来越多的显 示设备采用了双栅(Dual Gate)设计。如图1所示，在采用Dual Gate设计后，栅线的数目增 加一倍，对应数据线的数目减少一半。每一行像素单元中奇数列像素单元连接至同一条栅 线，偶数列像素单元连接至另一条相邻的栅线。具体地，参见图2,在显示驱动过程中，数据 写入方式为正"Z"。即，第一个扫描周期内栅线GOl高电平，第一行奇数列像素单元的薄膜晶 体管开启，数据线接收数据信号对第一行奇数列像素单元进行充电；第二扫描周期内栅线 G02高电平，第一行偶数列像素单元的薄膜晶体管开启，数据线对第一行偶数列像素单元进 行充电。以此类推，栅线G03、G04……、G010等依次高电平，配合数据线实现为对应的像素单 元进行充电。
[0003] 为了避免一直使用正电压或者负电压来驱动液晶分子，对液晶分子造成损害，业 内人士提出了数据线使用正负电压交互的方式来驱动液晶分子。即在多个扫描周期后，同 一数据线上的数据信号极性反转一次。在数据信号极性反转时，源极驱动电路输出数据信 号需要一段上升延迟时间(Rising Time)，所以在数据信号极性反转时，像素单元的数据写 入时间，会比未进行数据信号极性反转时，像素单元的数据写入时间短，进而导致某些列像 素单元的充电时间较多，某些列像素单元的充电时间较少。如图2所示，以2Line的极性翻转 方式为例，在栅线GOl高电平时，SOl写入R(GOl)的电压尚未达稳态；同样在栅线G03高电平 时，SOl写入R(G03)的电压尚未达稳态，同理R(G05)未达稳态……；而在栅线G02、G04、G06高 电平时，对应的SO 1写入G(G02)、G(G04)、G(G06)……等的电压均达到稳态。这样就会出现左 右像素单元亮度不均匀，一个相对偏暗，一个相对偏亮，即出现V-Iine现象。因此，如何在像 素单元亮度不均匀造成直条状显示痕迹时，实现亮度均匀，成为了时下一个研究热点。
【发明内容】
[0004] 为了解决现有技术的问题，本发明实施例提供了一种驱动装置、显示装置和驱动 方法。所述技术方案如下：
[0005] 第一方面，提供了一种驱动装置，所述装置包括栅极驱动电路、源极驱动电路和输 出使能信号驱动电路，
[0006] 所述栅极驱动电路与每一条栅线相连，用于在每一个扫描周期内向一条栅极线输 入栅极驱动信号；
[0007] 所述源极驱动电路与每一条数据线相连，用于在每一个扫描周期内向每一条数据 线输入数据信号，每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一 次；
[0008] 所述输出使能信号驱动电路与输出使能信号线相连，用于若第一扫描周期内所述 数据信号的极性发生翻转，则向所述输出使能信号线输入第一时长的电压信号，若第二扫 描周期内所述数据信号的极性未发生翻转，则向所述输出使能信号线输入第二时长的电压 信号，所述第二时长大于所述第一时长，所述第一时长和在所述第一扫描周期处于开启状 态的第一栅线的开启时间之和、与所述第二时长和在所述第二扫描周期处于开启状态的第 二栅线的开启时间之和相等，所述第一栅线和第二栅线为双栅结构下的任意两条栅线。
[0009] 可选地，所述输出使能信号驱动电路包括第一输入端、第二输入端、第一电压线、 第二电压线和输出端，
[0010] 所述输出使能信号驱动电路，用于当所述第一输入端输入的电压与所述第二输 入端输入的电压均为高电平或低电平时，在所述输出端输出所述第一电压线的电压，当所 述第一输入端输入的电压与所述第二输入端输入的电压中，一个为高电平另一个为低电平 时，在所述输出端输出所述第二电压线的电压。
[0011] 可选地，所述预设数目的大小为2。
[0012] 可选地，所述第一输入端输入的电压的上升沿与所述第二输入端输入的电压的上 升沿相对齐，
[0013] 所述第一输入端输入的电压的频率是所述第二输入端输入的电压的频率的2倍。
[0014] 可选地，所述第二输入端输入的电压的脉冲宽度与所述数据信号的极性发生翻转 时上升延迟时间的脉冲宽度一致。
[0015] 可选地，所述输出使能信号驱动电路包括第一晶体管、第二晶体管、第三晶体管、 第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体 管，
[0016] 所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第八晶体管和所述第九 晶体管为P型晶体管；
[0017] 所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管、所述第十 晶体管为N型晶体管。
[0018] 可选地，所述第一晶体管的第一端与所述第一电压信号线相连，所述第一晶体管 的第二端与所述第二晶体管的第一端相连，所述第一晶体管的控制端与所述第二输入端相 连；
[0019] 所述第二晶体管的第二端分别与所述第三晶体管的第一端和所述第四晶体管的 第一端相连，所述第二晶体管的控制端与所述第一输入端相连；
[0020] 所述第五晶体管的第一端与所述第一电压信号线相连，所述第五晶体管的第二端 分别与所述第八晶体管的第二端和所述第九晶体管的第一端相连，所述第五晶体管的控制 端与所述第二输入端相连；
[0021] 所述第八晶体管的第一端与所述第一电压信号线相连，所述第八晶体管的第二端 与所述第九晶体管的第一端相连，所述第八晶体管的控制端与所述第一输入端相连；
[0022] 所述第九晶体管的第二端与所述输出端相连，所述第九晶体管的控制端与所述第 十晶体管的控制端相连。
[0023]可选地，所述第三晶体管的第二端与所述第二电压信号线相连，所述第三晶体管 的控制端与所述第二输入端相连；
[0024]所述第四晶体管的第二端与所述第二电压信号线相连，所述第四晶体管的控制端 与所述第一输入端相连；
[0025] 所述第六晶体管的第一端与所述输出端相连，所述第六晶体管的第二端与所述第 七晶体管的第一端相连，所述第六晶体管的控制端与所述第一输入端相连；
[0026] 所述第七晶体管的第二端与所述第二电压信号线相连，所述第七晶体管的控制端 与所述第二输入端相连；
[0027] 所述第十晶体管的第一端与所述输出端相连，所述第十晶体管的第二端与所述第 二电压信号线相连，所述第十晶体管的控制端与所述第二晶体管的第二端相连。
[0028] 可选地，所述输出端与所述输出使能信号线相连。
[0029]第二方面，提供了一种显示装置，所述显示装置包括上述驱动装置。
[0030]第三方面，提供了一种驱动方法，应用于上述驱动装置，其特征在于，所述方法包 括：
[0031] 在每一个扫描周期内，通过栅极驱动电路向一条栅线输入栅极驱动信号；
[0032] 在每一个扫描周期内，通过源极驱动电路向每一条数据线输入数据信号，并每预 设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次；
[0033] 若第一扫描周期内所述数据信号的极性发生翻转，则向所述输出使能信号线输入 第一时长的电压信号，若第二扫描周期内所述数据信号的极性未发生翻转，则向所述输出 使能信号线输入第二时长的电压信号，所述第二时长大于所述第一时长，所述第一时长和 在所述第一扫描周期处于开启状态的第一栅线的开启时间之和、与所述第二时长和在所述 第二扫描周期处于开启状态的第二栅线的开启时间之和相等，所述第一栅线和第二栅线为 双栅结构下的任意两 条栅线。
[0034] 可选地，所述第二时长与所述第一时长之间的差值为所述数据信号的极性发生翻 转时的上升延迟时间大小。
[0035]可选地，所述预设数目的大小为2。
[0036] 本发明实施例提供的技术方案带来的有益效果是：
[0037] 若一个扫描周期内数据信号的极性发生翻转，则向输出使能信号线输入第一时长 的电压信号，若第二扫描周期内数据信号的极性未发生翻转，则向输出使能信号线输入第 二时长的电压信号，且第二时长大于第一时长，从而调整了数据信号的极性发生翻转时对 应栅线的开启时长，使得数据信号在极性发生翻转时和极性未发生翻转时的像素单元的充 电时间相等，因此避免了 V-Iine现象的出现，确保了左右像素单元的亮度均匀。
【附图说明】
[0038] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于 本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他 的附图。
[0039] 图1是本发明【背景技术】提供的一种双栅设计的结构示意图；
[0040] 图2是本发明【背景技术】提供的一种像素单元的亮度显示示意图；
[0041] 图3是本发明实施例提供的一种驱动装置的结构示意图；
[0042]图4是本发明实施例提供的一种电路时序不意图；
[0043]图5是本发明实施例提供的一种电路时序不意图；
[0044] 图6a是本发明实施例提供的一种输出使能信号驱动电路的结构示意图；
[0045] 图6b是本发明实施例提供的一种门级逻辑电路真值表的示意图；
[0046] 图6c是本发明实施例提供的一种电路时序不意图；
[0047] 图7是本发明实施例提供的一种驱动方法的流程图。
【具体实施方式】
[0048] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方 式作进一步地详细描述。
[0049] 图3是本发明实施例提供的一种驱动装置的结构示意图。参见图3,该装置包括栅 极驱动电路31、源极驱动电路32和输出使能信号驱动电路33，
[0050] 栅极驱动电路31与每一条栅线相连，用于在每一个扫描周期内向一条栅极线输入 栅极驱动信号；
[0051] 源极驱动电路32与每一条数据线相连，用于在每一个扫描周期内向每一条数据线 输入数据信号，每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次； [0052]输出使能信号驱动电路33与输出使能信号线相连，用于若第一扫描周期内数据信 号的极性发生翻转，则向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数 据信号的极性未发生翻转，则向输出使能信号线输入第二时长的电压信号，第二时长大于 第一时长，第一时长和在第一扫描周期处于开启状态的第一栅线的开启时间之和、与第二 时长和在第二扫描周期处于开启状态的第二栅线的开启时间之和相等，第一栅线和第二栅 线为双栅结构下的任意两条栅线。
[0053] 其中，输出使能信号(Gate Driver Output Enable)线具体可为TFT开关的输出使 能信号线。以15.6FHD(Full High Definition，全高清)且采取Dual Gate设计的显示面板 为例，该显示面板包括1920X1080的像素阵列，刷新频率为60HZ，Hor Total = Hor Active+ Hor Blanking = 2120;Ver Total = Ver Active+Ver Blanking=1100,所以每行像素单元 的理论充电时间为T = 7.64us。
[0054] 如图4所示，在目前显示面板的驱动方式中，在输出使能信号的上升沿上一行栅线 关闭，在输出使能信号的下降沿下一行栅线开启，在栅线的开启时段，数据线实现对相应像 素单元的充电。其中，输出使能信号的脉冲宽度是上一行栅线关闭和下一行栅线开启的时 间间隔;输出使能信号的脉冲宽度相同，保证了每行像素单元的充电时间相同。
[0055] 在本发明实施例中，为了保护液晶分子，数据线输入的数据信号的极性每2行像素 单元翻转一次，即本发明实施例采用2Line的翻转方式(两行极性翻转一次），且数据信号的 极性翻转总是发生在奇数行。在数据信号的极性发生翻转时，源极驱动电路32需要一段上 升延迟时间（Rising Time)，通过实际测量15.6FHD的Rising Time = 780ns。由于引入了数 据信号的极性翻转，且极性翻转总是发生在奇数行，所以奇数行像素单元的实际充电时间 要比偶数行像素单元的实际充电时间少780ns。这便导致了 V-Iine现象的出现。
[0056] 为了避免V-Iine现象的出现，参见图5,本发明实施例通过调整奇数行像素单元对 应输出使能信号的脉冲宽度，使得偶数行像素单元对应输出使能信号的下降沿向后延迟 780ns。由于只有在输出使能信号的下降沿下一行栅线方可开启对相应的像素单元进行充 电，所以偶数行像素单元的充电时间也减少了 780ns。而为了调整奇数行像素单元对应输出 使能信号的脉冲宽度，本发明实施例在极性发生翻转的奇数行，向输出使能信号线输入第 一时长的电压信号；在极性未发生翻转的偶数行，向输出使能信号线输入第二时长的电压 信号。其中，第二时长大于第一时长。以图5为例，以Tl代表第一时长，T2代表第二时长，以T3 代表第2n+l条栅线的开启时间，以T4代表第2n+2条栅线的开启时间为例，则T1+T3 = T2+ Τ4。其中，第2η+1条栅线和第2η+2条栅线为双栅结构下的任意两条栅线，在第2η+1扫描周期 内第2η+1条栅线开启，在第2η+2扫描周期内第2η+2条栅线开启。而具体输出使能信号线输 出电压信号的时长则由输出使能信号驱动电路33实现，输出使能信号驱动电路33的详细结 构参见下述说明。
[0057]进一步地，参见图6a，输出使能信号驱动电路33包括第一输入端Α、第二输入端Β、 第一电压线VI、第二电压线V2和输出端L。其中，第一电压线Vl为高电平端，第二电压线V2为 接地端。
[0058]输出使能信号驱动电路33,用于当第一输入端A输入的电压与第二输入端B输入的 电压均为高电平或低电平时，在输出端L输出第一电压线Vl的电压；当第一输入端A输入的 电压与第二输入端B输入的电压中，一个为高电平另一个为低电平时，在输出端L输出第二 电压线V2的电压。以第一输入端A的输入信号为信号A、第二输入端B的输入信号为信号B、输 出端L的输出信号为信号L为例，则当第一输入端A输入高电平时，信号A = 1，输入低电平时， 信号A = O;第二输入端B输入高电平时，信号B = I，输入低电平时，信号B = O;输出使能信号 驱动电路33对信号A和信号B进行异或运算，具体的运算表达式如下述公式所示：
[0060] 其中，关于信号A和信号B进行异或运算的具体真值表详见图6b。在通过输出使能 信号驱动电路33的输出端输出信号L后，便得到了如图6c所示的新的输出使能信号（New 0E)，根据该输出使能信号便可克服V-Iine现象。
[0061] 进一步地，参见图6c所示的电路时序图可知，第一输入端A输入的电压A的上升沿 与第二输入端B输入的电压B的上升沿相对齐，第一输入端A输入的电压A的频率是第二输入 端B输入的电压B的频率的2倍。可选地，为了保证在极性发生翻转和极性未发生翻转时，像 素单元的充电时间均一致，第二输入端B输入的电压B的脉冲宽度与数据信号的极性发生翻 转时上升延迟时间的脉冲宽度一致。
[0062]进一步地，本发明实施例还提供了输出使能信号驱动电 路33的详细结构，如图6a 所示，输出使能信号驱动电路33包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶 体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十 晶体管T10。其中，第一晶体管T1、第二晶体管T2、第五晶体管T5、第八晶体管T8和第九晶体 管T9为P型晶体管；第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7、第十晶体 管TlO为N型晶体管。当然，上述1'1、了2、了5、了8和了9还可为~型晶体管，了3、了4、了6、了7和1'10还可 为P型晶体管，本发明实施例对此不进行具体限定。
[0063]需要说明的是，本发明实施例采用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件，根据在电路中的作用本发明实施例所采用的晶体管主要为开关晶体 管。对于晶体管来说，在本发明实施例中以控制端代表栅极、以第一端代表源极、以第二端 代表漏极。
[0064]参见图6a，第一晶体管Tl的第一端与第一电压信号线Vl相连，第一晶体管Tl的第 二端与第二晶体管T2的第一端相连，第一晶体管Tl的控制端与第二输入端B相连；
[0065]第二晶体管T2的第二端分别与第三晶体管T3的第一端和第四晶体管T4的第一端 相连，第二晶体管T2的控制端与第一输入端A相连；
[0066]第五晶体管T5的第一端与第一电压信号线Vl相连，第五晶体管T5的第二端分别与 第八晶体管T8的第二端和第九晶体管T9的第一端相连，第五晶体管T5的控制端与第二输入 端B相连；
[0067]第八晶体管T8的第一端与第一电压信号线Vl相连，第八晶体管T8的第二端与第九 晶体管T9的第一端相连，第八晶体管T8的控制端与第一输入端A相连；
[0068]第九晶体管T9的第二端与输出端L相连，第九晶体管T9的控制端与第十晶体管TlO 的控制端相连。
[0069]可选地，第三晶体管T3的第二端与第二电压信号线V2相连，第三晶体管T3的控制 端与第二输入端B相连；
[0070] 第四晶体管T4的第二端与第二电压信号线V2相连，第四晶体管T4的控制端与第一 输入端A相连；
[0071] 第六晶体管T6的第一端与输出端L相连，第六晶体管T6的第二端与第七晶体管T7 的第一端相连，第六晶体管T6的控制端与第一输入端A相连；
[0072] 第七晶体管T7的第二端与第二电压信号线V2相连，第七晶体管T7的控制端与第二 输入端B相连；
[0073]第十晶体管TlO的第一端与输出端L相连，第十晶体管TlO的第二端与第二电压信 号线V2相连，第十晶体管TlO的控制端与第二晶体管T2的第二端相连。此外，输出端L与输出 使能信号线相连。
[0074] 现结合上述内容对输出使能信号驱动电路的工作原理进行说明。以第一电压线Vl 为高电平端，第二电压线V2为接地端为例。
[0075] 针对第一输入端A和第二输入端B均输入高电平的情况；
[0076] 由于第一输入端A和第二输入端B均输出高电平，所以栅极直接与第一输入端A或 第二输入端B连接的N晶体管导通，P型晶体管截止;也即，晶体管T3、晶体管T4、晶体管T6、晶 体管T7导通，晶体管T1、晶体管T2、晶体管T5、晶体管T8截止；晶体管T9和晶体管T10的栅极 连接于晶体管T2的第二端和晶体管T4的第一端之间，且晶体管T9和晶体管TlO的栅极均通 过晶体管T4连接到第二电压线V2,所以晶体管T9和晶体管TlO的栅极为低电平，晶体管T9导 通，晶体管TlO截止。由于晶体管T9无信号输入，所以输出端L为低电平，即当A=I，B=1时， 输出L = O0
[0077] 针对第一输入端A和第二输入端B均输入低电平的情况。
[0078] 由于第一输入端A和第二输入端B均输入低电平，所以晶体管T1、晶体管T2、晶体管 T5、晶体管T8导通，晶体管T3、晶体管T4、晶体管T6、晶体管T7截止，由于晶体管T9和晶体管 TlO的栅极通过晶体管Tl和T2连接到第一电压线Vl，所以晶体管T9和晶体管TlO的栅极为 高电平，晶体管T9截止，晶体管TlO导通，第二电压线V2通过晶体管TlO连接输出端L，所以输 出端L为低电平，即当A = O，B = 0时，输出L = O。
[0079] 针对第一输入端A输入高电平、第二输入端B输入低电平的情况。
[0080]由于第一输入端A输入高电平、第二输入端B输入低电平，所以晶体管Tl和晶体管 T5导通，晶体管T2、晶体管T3、晶体管T4、晶体管T6、晶体管T7、晶体管T8均截止，所以晶体管 T9和晶体管TlO的栅极为低电平，晶体管T9导通，晶体管TlO截止，第一电压线Vl通过晶体管 T5和晶体管T9连接到输出端L，所以输出端L为高电平，即当A=I，B = O时，输出L=I。
[0081 ]针对第一输入端A输入低电平、第二输入端B输入高电平的情况。
[0082] 由于第一输入端A输入低电平、第二输入端B输入高电平，所以晶体管T2、晶体管 T3、晶体管T7、晶体管T8导通，晶体管Tl、晶体管T4、晶体管T5、晶体管T6均截止，由于晶体管 T9和晶体管TlO的栅极通过晶体管T3连接到第二电压线V2,所以晶体管T9和晶体管TlO的栅 极为低电平，晶体管T9导通、晶体管TlO截止，第一电压线Vl通过晶体管T8和晶体管T9连接 到输出端L，所以输出端L为高电平，即当A = O，B = 1时，输出L=I。
[0083] 本发明实施例提供的驱动装置，若一个扫描周期内数据信号的极性发生翻转，则 向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻 转，则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了 数据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性 未发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像 素单元的亮度均匀。
[0084]本发明实施例还提供了一种显示装置，该显示装置包括上述实施例所示的驱动装 置。其中，显示装置可为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等 任何具有显示功能的产品或部件，本发明实施例对此不进行具体限定。
[0085] 本发明实施例提供的显示装置，若一个扫描周期内数据信号的极性发生翻转，则 向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻 转，则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了 数据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性 未发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像 素单元的亮度均匀。
[0086] 图7是本发明实施例提供的一种驱动方法的流程图，应用于上述驱动装置，参见图 7，本发明实施例提供的方法流程包括：
[0087] 701、在每一个扫描周期内，通过栅极驱动电路向一条栅线输入栅极驱动信号。
[0088] 702、在每一个扫描周期内，通过源极驱动电路向每一条数据线输入数据信号，并 每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次。
[0089] 703、若第一扫描周期内数据信号的极性发生翻转，则向输出使能信号线输入第一 时长的电压信号，若第二扫描周期内数据信号的极性未发生翻转，则向输出使能信号线输 入第二时长的电压信号，第二时长大于第一时长，第一时长和在第一扫描周期处于开启状 态的第一栅线的开启时间之和、与第二时长和在第二扫描周期处于开启状态的第二栅线的 开启时间之和相等，第一栅线和第二栅线为双栅结构下的 任意两条栅线。
[0090]可选地，为了使得数据信号的极性发生翻转时和未发生翻转时，像素单元的充电 时长均一致，还需保证第二时长与第一时长之间的差值为数据信号的极性发生翻转时的上 升延迟时间大小。
[0091 ]可选地，预设数目的大小为2。
[0092]本发明实施例提供的方法，若一个扫描周期内数据信号的极性发生翻转，则向输 出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻转， 则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了数 据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性未 发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像素 单元的亮度均匀。
[0093]本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件 来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读 存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
[0094]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1. 一种驱动装置，其特征在于，所述装置包括栅极驱动电路、源极驱动电路和输出使能 信号驱动电路， 所述栅极驱动电路与每一条栅线相连，用于在每一个扫描周期内向一条栅极线输入栅 极驱动信号； 所述源极驱动电路与每一条数据线相连，用于在每一个扫描周期内向每一条数据线输 入数据信号，每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次； 所述输出使能信号驱动电路与输出使能信号线相连，用于若第一扫描周期内所述数据 信号的极性发生翻转，则向所述输出使能信号线输入第一时长的电压信号，若第二扫描周 期内所述数据信号的极性未发生翻转，则向所述输出使能信号线输入第二时长的电压信 号，所述第二时长大于所述第一时长，所述第一时长和在所述第一扫描周期处于开启状态 的第一栅线的开启时间之和、与所述第二时长和在所述第二扫描周期处于开启状态的第二 栅线的开启时间之和相等，所述第一栅线和第二栅线为双栅结构下的任意两条栅线。2. 根据权利要求1所述的装置，其特征在于，所述输出使能信号驱动电路包括第一输入 端、第二输入端、第一电压线、第二电压线和输出端， 所述输出使能信号驱动电路，用于当所述第一输入端输入的电压与所述第二输入端输 入的电压均为高电平或低电平时，在所述输出端输出所述第一电压线的电压，当所述第一 输入端输入的电压与所述第二输入端输入的电压中，一个为高电平另一个为低电平时，在 所述输出端输出所述第二电压线的电压。3. 根据权利要求1所述的装置，其特征在于，所述预设数目的大小为2。4. 根据权利要求3所述的装置，其特征在于，所述第一输入端输入的电压的上升沿与所 述第二输入端输入的电压的上升沿相对齐， 所述第一输入端输入的电压的频率是所述第二输入端输入的电压的频率的2倍。5. 根据权利要求2至4中任一权利要求所述的装置，其特征在于，所述第二输入端输入 的电压的脉冲宽度与所述数据信号的极性发生翻转时上升延迟时间的脉冲宽度一致。6. 根据权利要求1所述的装置，其特征在于，所述输出使能信号驱动电路包括第一晶体 管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体 管、第九晶体管和第十晶体管， 所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第八晶体管和所述第九晶体 管为P型晶体管； 所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管、所述第十晶体 管为N型晶体管。7. 根据权利要求6所述的装置，其特征在于，所述第一晶体管的第一端与所述第一电压 信号线相连，所述第一晶体管的第二端与所述第二晶体管的第一端相连，所述第一晶体管 的控制端与所述第二输入端相连； 所述第二晶体管的第二端分别与所述第三晶体管的第一端和所述第四晶体管的第一 端相连，所述第二晶体管的控制端与所述第一输入端相连； 所述第五晶体管的第一端与所述第一电压信号线相连，所述第五晶体管的第二端分别 与所述第八晶体管的第二端和所述第九晶体管的第一端相连，所述第五晶体管的控制端与 所述第二输入端相连； 所述第八晶体管的第一端与所述第一电压信号线相连，所述第八晶体管的第二端与所 述第九晶体管的第一端相连，所述第八晶体管的控制端与所述第一输入端相连； 所述第九晶体管的第二端与所述输出端相连，所述第九晶体管的控制端与所述第十晶 体管的控制端相连。8. 根据权利要求6所述的装置，其特征在于，所述第三晶体管的第二端与所述第二电压 信号线相连，所述第三晶体管的控制端与所述第二输入端相连； 所述第四晶体管的第二端与所述第二电压信号线相连，所述第四晶体管的控制端与所 述第一输入端相连； 所述第六晶体管的第一端与所述输出端相连，所述第六晶体管的第二端与所述第七晶 体管的第一端相连，所述第六晶体管的控制端与所述第一输入端相连； 所述第七晶体管的第二端与所述第二电压信号线相连，所述第七晶体管的控制端与所 述第二输入端相连； 所述第十晶体管的第一端与所述输出端相连，所述第十晶体管的第二端与所述第二电 压信号线相连，所述第十晶体管的控制端与所述第二晶体管的第二端相连。9. 根据权利要求2至8中任一权利要求所述的装置，其特征在于，所述输出端与所述输 出使能信号线相连。10. -种显示装置，其特征在于，所述显示装置包括上述权利要求1至9中任一权利要求 所述的驱动装置。11. 一种驱动方法，应用于上述权利要求1至9所述的驱动装置，其特征在于，所述方法 包括： 在每一个扫描周期内，通过栅极驱动电路向一条栅线输入栅极驱动信号； 在每一个扫描周期内，通过源极驱动电路向每一条数据线输入数据信号，并每预设数 目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次； 若第一扫描周期内所述数据信号的极性发生翻转，则向所述输出使能信号线输入第一 时长的电压信号，若第二扫描周期内所述数据信号的极性未发生翻转，则向所述输出使能 信号线输入第二时长的电压信号，所述第二时长大于所述第一时长，所述第一时长和在所 述第一扫描周期处于开启状态的第一栅线的开启时间之和、与所述第二时长和在所述第二 扫描周期处于开启状态的第二栅线的开启时间之和相等，所述第一栅线和第二栅线为双栅 结构下的任意两条栅线。12. 根据权利要求11所述的方法，其特征在于，所述第二时长与所述第一时长之间的差 值为所述数据信号的极性发生翻转时的上升延迟时间大小。13. 根据权利要求11所述的方法，其特征在于，所述预设数目的大小为2。
【专利摘要】本发明公开了一种驱动装置、显示装置和驱动方法，属于显示技术领域。装置包括栅极驱动电路、源极驱动电路和输出使能信号驱动电路，栅极驱动电路与每一条栅线相连；源极驱动电路与每一条数据线相连，用于每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次；输出使能信号驱动电路与输出使能信号线相连，用于若第一扫描周期内数据信号的极性发生翻转，则向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻转，则向输出使能信号线输入第二时长的电压信号，第二时长大于第一时长。本发明调整了数据信号的极性发生翻转时对应栅线的开启时长，因此避免了V-line现象的出现，确保了左右像素单元的亮度均匀。
【IPC分类】G09G3/36
【公开号】CN105489185
【申请号】CN201610046863
【发明人】张志伟, 马韬
【申请人】京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司
【公开日】2016年4月13日
【申请日】2016年1月25日
【技术领域】
[0001] 本发明涉及显示技术领域，特别涉及一种驱动装置、显示装置和驱动方法。
【背景技术】
[0002] 随着平板显示技术的不断进步，基于降低生产成本等方面的考虑，越来越多的显 示设备采用了双栅(Dual Gate)设计。如图1所示，在采用Dual Gate设计后，栅线的数目增 加一倍，对应数据线的数目减少一半。每一行像素单元中奇数列像素单元连接至同一条栅 线，偶数列像素单元连接至另一条相邻的栅线。具体地，参见图2,在显示驱动过程中，数据 写入方式为正"Z"。即，第一个扫描周期内栅线GOl高电平，第一行奇数列像素单元的薄膜晶 体管开启，数据线接收数据信号对第一行奇数列像素单元进行充电；第二扫描周期内栅线 G02高电平，第一行偶数列像素单元的薄膜晶体管开启，数据线对第一行偶数列像素单元进 行充电。以此类推，栅线G03、G04……、G010等依次高电平，配合数据线实现为对应的像素单 元进行充电。
[0003] 为了避免一直使用正电压或者负电压来驱动液晶分子，对液晶分子造成损害，业 内人士提出了数据线使用正负电压交互的方式来驱动液晶分子。即在多个扫描周期后，同 一数据线上的数据信号极性反转一次。在数据信号极性反转时，源极驱动电路输出数据信 号需要一段上升延迟时间(Rising Time)，所以在数据信号极性反转时，像素单元的数据写 入时间，会比未进行数据信号极性反转时，像素单元的数据写入时间短，进而导致某些列像 素单元的充电时间较多，某些列像素单元的充电时间较少。如图2所示，以2Line的极性翻转 方式为例，在栅线GOl高电平时，SOl写入R(GOl)的电压尚未达稳态；同样在栅线G03高电平 时，SOl写入R(G03)的电压尚未达稳态，同理R(G05)未达稳态……；而在栅线G02、G04、G06高 电平时，对应的SO 1写入G(G02)、G(G04)、G(G06)……等的电压均达到稳态。这样就会出现左 右像素单元亮度不均匀，一个相对偏暗，一个相对偏亮，即出现V-Iine现象。因此，如何在像 素单元亮度不均匀造成直条状显示痕迹时，实现亮度均匀，成为了时下一个研究热点。
【发明内容】
[0004] 为了解决现有技术的问题，本发明实施例提供了一种驱动装置、显示装置和驱动 方法。所述技术方案如下：
[0005] 第一方面，提供了一种驱动装置，所述装置包括栅极驱动电路、源极驱动电路和输 出使能信号驱动电路，
[0006] 所述栅极驱动电路与每一条栅线相连，用于在每一个扫描周期内向一条栅极线输 入栅极驱动信号；
[0007] 所述源极驱动电路与每一条数据线相连，用于在每一个扫描周期内向每一条数据 线输入数据信号，每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一 次；
[0008] 所述输出使能信号驱动电路与输出使能信号线相连，用于若第一扫描周期内所述 数据信号的极性发生翻转，则向所述输出使能信号线输入第一时长的电压信号，若第二扫 描周期内所述数据信号的极性未发生翻转，则向所述输出使能信号线输入第二时长的电压 信号，所述第二时长大于所述第一时长，所述第一时长和在所述第一扫描周期处于开启状 态的第一栅线的开启时间之和、与所述第二时长和在所述第二扫描周期处于开启状态的第 二栅线的开启时间之和相等，所述第一栅线和第二栅线为双栅结构下的任意两条栅线。
[0009] 可选地，所述输出使能信号驱动电路包括第一输入端、第二输入端、第一电压线、 第二电压线和输出端，
[0010] 所述输出使能信号驱动电路，用于当所述第一输入端输入的电压与所述第二输 入端输入的电压均为高电平或低电平时，在所述输出端输出所述第一电压线的电压，当所 述第一输入端输入的电压与所述第二输入端输入的电压中，一个为高电平另一个为低电平 时，在所述输出端输出所述第二电压线的电压。
[0011] 可选地，所述预设数目的大小为2。
[0012] 可选地，所述第一输入端输入的电压的上升沿与所述第二输入端输入的电压的上 升沿相对齐，
[0013] 所述第一输入端输入的电压的频率是所述第二输入端输入的电压的频率的2倍。
[0014] 可选地，所述第二输入端输入的电压的脉冲宽度与所述数据信号的极性发生翻转 时上升延迟时间的脉冲宽度一致。
[0015] 可选地，所述输出使能信号驱动电路包括第一晶体管、第二晶体管、第三晶体管、 第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体 管，
[0016] 所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第八晶体管和所述第九 晶体管为P型晶体管；
[0017] 所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管、所述第十 晶体管为N型晶体管。
[0018] 可选地，所述第一晶体管的第一端与所述第一电压信号线相连，所述第一晶体管 的第二端与所述第二晶体管的第一端相连，所述第一晶体管的控制端与所述第二输入端相 连；
[0019] 所述第二晶体管的第二端分别与所述第三晶体管的第一端和所述第四晶体管的 第一端相连，所述第二晶体管的控制端与所述第一输入端相连；
[0020] 所述第五晶体管的第一端与所述第一电压信号线相连，所述第五晶体管的第二端 分别与所述第八晶体管的第二端和所述第九晶体管的第一端相连，所述第五晶体管的控制 端与所述第二输入端相连；
[0021] 所述第八晶体管的第一端与所述第一电压信号线相连，所述第八晶体管的第二端 与所述第九晶体管的第一端相连，所述第八晶体管的控制端与所述第一输入端相连；
[0022] 所述第九晶体管的第二端与所述输出端相连，所述第九晶体管的控制端与所述第 十晶体管的控制端相连。
[0023]可选地，所述第三晶体管的第二端与所述第二电压信号线相连，所述第三晶体管 的控制端与所述第二输入端相连；
[0024]所述第四晶体管的第二端与所述第二电压信号线相连，所述第四晶体管的控制端 与所述第一输入端相连；
[0025] 所述第六晶体管的第一端与所述输出端相连，所述第六晶体管的第二端与所述第 七晶体管的第一端相连，所述第六晶体管的控制端与所述第一输入端相连；
[0026] 所述第七晶体管的第二端与所述第二电压信号线相连，所述第七晶体管的控制端 与所述第二输入端相连；
[0027] 所述第十晶体管的第一端与所述输出端相连，所述第十晶体管的第二端与所述第 二电压信号线相连，所述第十晶体管的控制端与所述第二晶体管的第二端相连。
[0028] 可选地，所述输出端与所述输出使能信号线相连。
[0029]第二方面，提供了一种显示装置，所述显示装置包括上述驱动装置。
[0030]第三方面，提供了一种驱动方法，应用于上述驱动装置，其特征在于，所述方法包 括：
[0031] 在每一个扫描周期内，通过栅极驱动电路向一条栅线输入栅极驱动信号；
[0032] 在每一个扫描周期内，通过源极驱动电路向每一条数据线输入数据信号，并每预 设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次；
[0033] 若第一扫描周期内所述数据信号的极性发生翻转，则向所述输出使能信号线输入 第一时长的电压信号，若第二扫描周期内所述数据信号的极性未发生翻转，则向所述输出 使能信号线输入第二时长的电压信号，所述第二时长大于所述第一时长，所述第一时长和 在所述第一扫描周期处于开启状态的第一栅线的开启时间之和、与所述第二时长和在所述 第二扫描周期处于开启状态的第二栅线的开启时间之和相等，所述第一栅线和第二栅线为 双栅结构下的任意两 条栅线。
[0034] 可选地，所述第二时长与所述第一时长之间的差值为所述数据信号的极性发生翻 转时的上升延迟时间大小。
[0035]可选地，所述预设数目的大小为2。
[0036] 本发明实施例提供的技术方案带来的有益效果是：
[0037] 若一个扫描周期内数据信号的极性发生翻转，则向输出使能信号线输入第一时长 的电压信号，若第二扫描周期内数据信号的极性未发生翻转，则向输出使能信号线输入第 二时长的电压信号，且第二时长大于第一时长，从而调整了数据信号的极性发生翻转时对 应栅线的开启时长，使得数据信号在极性发生翻转时和极性未发生翻转时的像素单元的充 电时间相等，因此避免了 V-Iine现象的出现，确保了左右像素单元的亮度均匀。
【附图说明】
[0038] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于 本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他 的附图。
[0039] 图1是本发明【背景技术】提供的一种双栅设计的结构示意图；
[0040] 图2是本发明【背景技术】提供的一种像素单元的亮度显示示意图；
[0041] 图3是本发明实施例提供的一种驱动装置的结构示意图；
[0042]图4是本发明实施例提供的一种电路时序不意图；
[0043]图5是本发明实施例提供的一种电路时序不意图；
[0044] 图6a是本发明实施例提供的一种输出使能信号驱动电路的结构示意图；
[0045] 图6b是本发明实施例提供的一种门级逻辑电路真值表的示意图；
[0046] 图6c是本发明实施例提供的一种电路时序不意图；
[0047] 图7是本发明实施例提供的一种驱动方法的流程图。
【具体实施方式】
[0048] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方 式作进一步地详细描述。
[0049] 图3是本发明实施例提供的一种驱动装置的结构示意图。参见图3,该装置包括栅 极驱动电路31、源极驱动电路32和输出使能信号驱动电路33，
[0050] 栅极驱动电路31与每一条栅线相连，用于在每一个扫描周期内向一条栅极线输入 栅极驱动信号；
[0051] 源极驱动电路32与每一条数据线相连，用于在每一个扫描周期内向每一条数据线 输入数据信号，每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次； [0052]输出使能信号驱动电路33与输出使能信号线相连，用于若第一扫描周期内数据信 号的极性发生翻转，则向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数 据信号的极性未发生翻转，则向输出使能信号线输入第二时长的电压信号，第二时长大于 第一时长，第一时长和在第一扫描周期处于开启状态的第一栅线的开启时间之和、与第二 时长和在第二扫描周期处于开启状态的第二栅线的开启时间之和相等，第一栅线和第二栅 线为双栅结构下的任意两条栅线。
[0053] 其中，输出使能信号(Gate Driver Output Enable)线具体可为TFT开关的输出使 能信号线。以15.6FHD(Full High Definition，全高清)且采取Dual Gate设计的显示面板 为例，该显示面板包括1920X1080的像素阵列，刷新频率为60HZ，Hor Total = Hor Active+ Hor Blanking = 2120;Ver Total = Ver Active+Ver Blanking=1100,所以每行像素单元 的理论充电时间为T = 7.64us。
[0054] 如图4所示，在目前显示面板的驱动方式中，在输出使能信号的上升沿上一行栅线 关闭，在输出使能信号的下降沿下一行栅线开启，在栅线的开启时段，数据线实现对相应像 素单元的充电。其中，输出使能信号的脉冲宽度是上一行栅线关闭和下一行栅线开启的时 间间隔;输出使能信号的脉冲宽度相同，保证了每行像素单元的充电时间相同。
[0055] 在本发明实施例中，为了保护液晶分子，数据线输入的数据信号的极性每2行像素 单元翻转一次，即本发明实施例采用2Line的翻转方式(两行极性翻转一次），且数据信号的 极性翻转总是发生在奇数行。在数据信号的极性发生翻转时，源极驱动电路32需要一段上 升延迟时间（Rising Time)，通过实际测量15.6FHD的Rising Time = 780ns。由于引入了数 据信号的极性翻转，且极性翻转总是发生在奇数行，所以奇数行像素单元的实际充电时间 要比偶数行像素单元的实际充电时间少780ns。这便导致了 V-Iine现象的出现。
[0056] 为了避免V-Iine现象的出现，参见图5,本发明实施例通过调整奇数行像素单元对 应输出使能信号的脉冲宽度，使得偶数行像素单元对应输出使能信号的下降沿向后延迟 780ns。由于只有在输出使能信号的下降沿下一行栅线方可开启对相应的像素单元进行充 电，所以偶数行像素单元的充电时间也减少了 780ns。而为了调整奇数行像素单元对应输出 使能信号的脉冲宽度，本发明实施例在极性发生翻转的奇数行，向输出使能信号线输入第 一时长的电压信号；在极性未发生翻转的偶数行，向输出使能信号线输入第二时长的电压 信号。其中，第二时长大于第一时长。以图5为例，以Tl代表第一时长，T2代表第二时长，以T3 代表第2n+l条栅线的开启时间，以T4代表第2n+2条栅线的开启时间为例，则T1+T3 = T2+ Τ4。其中，第2η+1条栅线和第2η+2条栅线为双栅结构下的任意两条栅线，在第2η+1扫描周期 内第2η+1条栅线开启，在第2η+2扫描周期内第2η+2条栅线开启。而具体输出使能信号线输 出电压信号的时长则由输出使能信号驱动电路33实现，输出使能信号驱动电路33的详细结 构参见下述说明。
[0057]进一步地，参见图6a，输出使能信号驱动电路33包括第一输入端Α、第二输入端Β、 第一电压线VI、第二电压线V2和输出端L。其中，第一电压线Vl为高电平端，第二电压线V2为 接地端。
[0058]输出使能信号驱动电路33,用于当第一输入端A输入的电压与第二输入端B输入的 电压均为高电平或低电平时，在输出端L输出第一电压线Vl的电压；当第一输入端A输入的 电压与第二输入端B输入的电压中，一个为高电平另一个为低电平时，在输出端L输出第二 电压线V2的电压。以第一输入端A的输入信号为信号A、第二输入端B的输入信号为信号B、输 出端L的输出信号为信号L为例，则当第一输入端A输入高电平时，信号A = 1，输入低电平时， 信号A = O;第二输入端B输入高电平时，信号B = I，输入低电平时，信号B = O;输出使能信号 驱动电路33对信号A和信号B进行异或运算，具体的运算表达式如下述公式所示：
[0060] 其中，关于信号A和信号B进行异或运算的具体真值表详见图6b。在通过输出使能 信号驱动电路33的输出端输出信号L后，便得到了如图6c所示的新的输出使能信号（New 0E)，根据该输出使能信号便可克服V-Iine现象。
[0061] 进一步地，参见图6c所示的电路时序图可知，第一输入端A输入的电压A的上升沿 与第二输入端B输入的电压B的上升沿相对齐，第一输入端A输入的电压A的频率是第二输入 端B输入的电压B的频率的2倍。可选地，为了保证在极性发生翻转和极性未发生翻转时，像 素单元的充电时间均一致，第二输入端B输入的电压B的脉冲宽度与数据信号的极性发生翻 转时上升延迟时间的脉冲宽度一致。
[0062]进一步地，本发明实施例还提供了输出使能信号驱动电 路33的详细结构，如图6a 所示，输出使能信号驱动电路33包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶 体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十 晶体管T10。其中，第一晶体管T1、第二晶体管T2、第五晶体管T5、第八晶体管T8和第九晶体 管T9为P型晶体管；第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7、第十晶体 管TlO为N型晶体管。当然，上述1'1、了2、了5、了8和了9还可为~型晶体管，了3、了4、了6、了7和1'10还可 为P型晶体管，本发明实施例对此不进行具体限定。
[0063]需要说明的是，本发明实施例采用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件，根据在电路中的作用本发明实施例所采用的晶体管主要为开关晶体 管。对于晶体管来说，在本发明实施例中以控制端代表栅极、以第一端代表源极、以第二端 代表漏极。
[0064]参见图6a，第一晶体管Tl的第一端与第一电压信号线Vl相连，第一晶体管Tl的第 二端与第二晶体管T2的第一端相连，第一晶体管Tl的控制端与第二输入端B相连；
[0065]第二晶体管T2的第二端分别与第三晶体管T3的第一端和第四晶体管T4的第一端 相连，第二晶体管T2的控制端与第一输入端A相连；
[0066]第五晶体管T5的第一端与第一电压信号线Vl相连，第五晶体管T5的第二端分别与 第八晶体管T8的第二端和第九晶体管T9的第一端相连，第五晶体管T5的控制端与第二输入 端B相连；
[0067]第八晶体管T8的第一端与第一电压信号线Vl相连，第八晶体管T8的第二端与第九 晶体管T9的第一端相连，第八晶体管T8的控制端与第一输入端A相连；
[0068]第九晶体管T9的第二端与输出端L相连，第九晶体管T9的控制端与第十晶体管TlO 的控制端相连。
[0069]可选地，第三晶体管T3的第二端与第二电压信号线V2相连，第三晶体管T3的控制 端与第二输入端B相连；
[0070] 第四晶体管T4的第二端与第二电压信号线V2相连，第四晶体管T4的控制端与第一 输入端A相连；
[0071] 第六晶体管T6的第一端与输出端L相连，第六晶体管T6的第二端与第七晶体管T7 的第一端相连，第六晶体管T6的控制端与第一输入端A相连；
[0072] 第七晶体管T7的第二端与第二电压信号线V2相连，第七晶体管T7的控制端与第二 输入端B相连；
[0073]第十晶体管TlO的第一端与输出端L相连，第十晶体管TlO的第二端与第二电压信 号线V2相连，第十晶体管TlO的控制端与第二晶体管T2的第二端相连。此外，输出端L与输出 使能信号线相连。
[0074] 现结合上述内容对输出使能信号驱动电路的工作原理进行说明。以第一电压线Vl 为高电平端，第二电压线V2为接地端为例。
[0075] 针对第一输入端A和第二输入端B均输入高电平的情况；
[0076] 由于第一输入端A和第二输入端B均输出高电平，所以栅极直接与第一输入端A或 第二输入端B连接的N晶体管导通，P型晶体管截止;也即，晶体管T3、晶体管T4、晶体管T6、晶 体管T7导通，晶体管T1、晶体管T2、晶体管T5、晶体管T8截止；晶体管T9和晶体管T10的栅极 连接于晶体管T2的第二端和晶体管T4的第一端之间，且晶体管T9和晶体管TlO的栅极均通 过晶体管T4连接到第二电压线V2,所以晶体管T9和晶体管TlO的栅极为低电平，晶体管T9导 通，晶体管TlO截止。由于晶体管T9无信号输入，所以输出端L为低电平，即当A=I，B=1时， 输出L = O0
[0077] 针对第一输入端A和第二输入端B均输入低电平的情况。
[0078] 由于第一输入端A和第二输入端B均输入低电平，所以晶体管T1、晶体管T2、晶体管 T5、晶体管T8导通，晶体管T3、晶体管T4、晶体管T6、晶体管T7截止，由于晶体管T9和晶体管 TlO的栅极通过晶体管Tl和T2连接到第一电压线Vl，所以晶体管T9和晶体管TlO的栅极为 高电平，晶体管T9截止，晶体管TlO导通，第二电压线V2通过晶体管TlO连接输出端L，所以输 出端L为低电平，即当A = O，B = 0时，输出L = O。
[0079] 针对第一输入端A输入高电平、第二输入端B输入低电平的情况。
[0080]由于第一输入端A输入高电平、第二输入端B输入低电平，所以晶体管Tl和晶体管 T5导通，晶体管T2、晶体管T3、晶体管T4、晶体管T6、晶体管T7、晶体管T8均截止，所以晶体管 T9和晶体管TlO的栅极为低电平，晶体管T9导通，晶体管TlO截止，第一电压线Vl通过晶体管 T5和晶体管T9连接到输出端L，所以输出端L为高电平，即当A=I，B = O时，输出L=I。
[0081 ]针对第一输入端A输入低电平、第二输入端B输入高电平的情况。
[0082] 由于第一输入端A输入低电平、第二输入端B输入高电平，所以晶体管T2、晶体管 T3、晶体管T7、晶体管T8导通，晶体管Tl、晶体管T4、晶体管T5、晶体管T6均截止，由于晶体管 T9和晶体管TlO的栅极通过晶体管T3连接到第二电压线V2,所以晶体管T9和晶体管TlO的栅 极为低电平，晶体管T9导通、晶体管TlO截止，第一电压线Vl通过晶体管T8和晶体管T9连接 到输出端L，所以输出端L为高电平，即当A = O，B = 1时，输出L=I。
[0083] 本发明实施例提供的驱动装置，若一个扫描周期内数据信号的极性发生翻转，则 向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻 转，则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了 数据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性 未发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像 素单元的亮度均匀。
[0084]本发明实施例还提供了一种显示装置，该显示装置包括上述实施例所示的驱动装 置。其中，显示装置可为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等 任何具有显示功能的产品或部件，本发明实施例对此不进行具体限定。
[0085] 本发明实施例提供的显示装置，若一个扫描周期内数据信号的极性发生翻转，则 向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻 转，则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了 数据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性 未发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像 素单元的亮度均匀。
[0086] 图7是本发明实施例提供的一种驱动方法的流程图，应用于上述驱动装置，参见图 7，本发明实施例提供的方法流程包括：
[0087] 701、在每一个扫描周期内，通过栅极驱动电路向一条栅线输入栅极驱动信号。
[0088] 702、在每一个扫描周期内，通过源极驱动电路向每一条数据线输入数据信号，并 每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次。
[0089] 703、若第一扫描周期内数据信号的极性发生翻转，则向输出使能信号线输入第一 时长的电压信号，若第二扫描周期内数据信号的极性未发生翻转，则向输出使能信号线输 入第二时长的电压信号，第二时长大于第一时长，第一时长和在第一扫描周期处于开启状 态的第一栅线的开启时间之和、与第二时长和在第二扫描周期处于开启状态的第二栅线的 开启时间之和相等，第一栅线和第二栅线为双栅结构下的 任意两条栅线。
[0090]可选地，为了使得数据信号的极性发生翻转时和未发生翻转时，像素单元的充电 时长均一致，还需保证第二时长与第一时长之间的差值为数据信号的极性发生翻转时的上 升延迟时间大小。
[0091 ]可选地，预设数目的大小为2。
[0092]本发明实施例提供的方法，若一个扫描周期内数据信号的极性发生翻转，则向输 出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻转， 则向输出使能信号线输入第二时长的电压信号，且第二时长大于第一时长，从而调整了数 据信号的极性发生翻转时对应栅线的开启时长，使得数据信号在极性发生翻转时和极性未 发生翻转时的像素单元的充电时间相等，因此避免了 V-Iine现象的出现，确保了左右像素 单元的亮度均匀。
[0093]本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件 来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读 存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
[0094]以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1. 一种驱动装置，其特征在于，所述装置包括栅极驱动电路、源极驱动电路和输出使能 信号驱动电路， 所述栅极驱动电路与每一条栅线相连，用于在每一个扫描周期内向一条栅极线输入栅 极驱动信号； 所述源极驱动电路与每一条数据线相连，用于在每一个扫描周期内向每一条数据线输 入数据信号，每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次； 所述输出使能信号驱动电路与输出使能信号线相连，用于若第一扫描周期内所述数据 信号的极性发生翻转，则向所述输出使能信号线输入第一时长的电压信号，若第二扫描周 期内所述数据信号的极性未发生翻转，则向所述输出使能信号线输入第二时长的电压信 号，所述第二时长大于所述第一时长，所述第一时长和在所述第一扫描周期处于开启状态 的第一栅线的开启时间之和、与所述第二时长和在所述第二扫描周期处于开启状态的第二 栅线的开启时间之和相等，所述第一栅线和第二栅线为双栅结构下的任意两条栅线。2. 根据权利要求1所述的装置，其特征在于，所述输出使能信号驱动电路包括第一输入 端、第二输入端、第一电压线、第二电压线和输出端， 所述输出使能信号驱动电路，用于当所述第一输入端输入的电压与所述第二输入端输 入的电压均为高电平或低电平时，在所述输出端输出所述第一电压线的电压，当所述第一 输入端输入的电压与所述第二输入端输入的电压中，一个为高电平另一个为低电平时，在 所述输出端输出所述第二电压线的电压。3. 根据权利要求1所述的装置，其特征在于，所述预设数目的大小为2。4. 根据权利要求3所述的装置，其特征在于，所述第一输入端输入的电压的上升沿与所 述第二输入端输入的电压的上升沿相对齐， 所述第一输入端输入的电压的频率是所述第二输入端输入的电压的频率的2倍。5. 根据权利要求2至4中任一权利要求所述的装置，其特征在于，所述第二输入端输入 的电压的脉冲宽度与所述数据信号的极性发生翻转时上升延迟时间的脉冲宽度一致。6. 根据权利要求1所述的装置，其特征在于，所述输出使能信号驱动电路包括第一晶体 管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体 管、第九晶体管和第十晶体管， 所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第八晶体管和所述第九晶体 管为P型晶体管； 所述第三晶体管、所述第四晶体管、所述第六晶体管、所述第七晶体管、所述第十晶体 管为N型晶体管。7. 根据权利要求6所述的装置，其特征在于，所述第一晶体管的第一端与所述第一电压 信号线相连，所述第一晶体管的第二端与所述第二晶体管的第一端相连，所述第一晶体管 的控制端与所述第二输入端相连； 所述第二晶体管的第二端分别与所述第三晶体管的第一端和所述第四晶体管的第一 端相连，所述第二晶体管的控制端与所述第一输入端相连； 所述第五晶体管的第一端与所述第一电压信号线相连，所述第五晶体管的第二端分别 与所述第八晶体管的第二端和所述第九晶体管的第一端相连，所述第五晶体管的控制端与 所述第二输入端相连； 所述第八晶体管的第一端与所述第一电压信号线相连，所述第八晶体管的第二端与所 述第九晶体管的第一端相连，所述第八晶体管的控制端与所述第一输入端相连； 所述第九晶体管的第二端与所述输出端相连，所述第九晶体管的控制端与所述第十晶 体管的控制端相连。8. 根据权利要求6所述的装置，其特征在于，所述第三晶体管的第二端与所述第二电压 信号线相连，所述第三晶体管的控制端与所述第二输入端相连； 所述第四晶体管的第二端与所述第二电压信号线相连，所述第四晶体管的控制端与所 述第一输入端相连； 所述第六晶体管的第一端与所述输出端相连，所述第六晶体管的第二端与所述第七晶 体管的第一端相连，所述第六晶体管的控制端与所述第一输入端相连； 所述第七晶体管的第二端与所述第二电压信号线相连，所述第七晶体管的控制端与所 述第二输入端相连； 所述第十晶体管的第一端与所述输出端相连，所述第十晶体管的第二端与所述第二电 压信号线相连，所述第十晶体管的控制端与所述第二晶体管的第二端相连。9. 根据权利要求2至8中任一权利要求所述的装置，其特征在于，所述输出端与所述输 出使能信号线相连。10. -种显示装置，其特征在于，所述显示装置包括上述权利要求1至9中任一权利要求 所述的驱动装置。11. 一种驱动方法，应用于上述权利要求1至9所述的驱动装置，其特征在于，所述方法 包括： 在每一个扫描周期内，通过栅极驱动电路向一条栅线输入栅极驱动信号； 在每一个扫描周期内，通过源极驱动电路向每一条数据线输入数据信号，并每预设数 目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次； 若第一扫描周期内所述数据信号的极性发生翻转，则向所述输出使能信号线输入第一 时长的电压信号，若第二扫描周期内所述数据信号的极性未发生翻转，则向所述输出使能 信号线输入第二时长的电压信号，所述第二时长大于所述第一时长，所述第一时长和在所 述第一扫描周期处于开启状态的第一栅线的开启时间之和、与所述第二时长和在所述第二 扫描周期处于开启状态的第二栅线的开启时间之和相等，所述第一栅线和第二栅线为双栅 结构下的任意两条栅线。12. 根据权利要求11所述的方法，其特征在于，所述第二时长与所述第一时长之间的差 值为所述数据信号的极性发生翻转时的上升延迟时间大小。13. 根据权利要求11所述的方法，其特征在于，所述预设数目的大小为2。
【专利摘要】本发明公开了一种驱动装置、显示装置和驱动方法，属于显示技术领域。装置包括栅极驱动电路、源极驱动电路和输出使能信号驱动电路，栅极驱动电路与每一条栅线相连；源极驱动电路与每一条数据线相连，用于每预设数目个扫描周期，将向同一数据线输入的数据信号的极性翻转一次；输出使能信号驱动电路与输出使能信号线相连，用于若第一扫描周期内数据信号的极性发生翻转，则向输出使能信号线输入第一时长的电压信号，若第二扫描周期内数据信号的极性未发生翻转，则向输出使能信号线输入第二时长的电压信号，第二时长大于第一时长。本发明调整了数据信号的极性发生翻转时对应栅线的开启时长，因此避免了V-line现象的出现，确保了左右像素单元的亮度均匀。
【IPC分类】G09G3/36
【公开号】CN105489185
【申请号】CN201610046863
【发明人】张志伟, 马韬
【申请人】京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司
【公开日】2016年4月13日
【申请日】2016年1月25日
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