栅极驱动单元、栅极驱动电路及其驱动方法和显示装置的制造方法
栅极驱动单元、栅极驱动电路及其驱动方法和显示装置的制造方法
【技术领域】
[0001]本发明属于显示技术领域，具体涉及一种栅极驱动单元、栅极驱动电路及其驱动方法和显示装置。
【背景技术】
[0002]目前，液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素，并配合图像数据实现显示。
[0003]栅极驱动电路用于产生像素的栅极扫描电压，G0A为一种将栅极驱动电路集成于阵列基板上的技术，每个G0A栅极驱动单元作为一个移位寄存器将扫描信号依次传递给下一G0A栅极驱动单元，逐行开启薄膜晶体管(Thin Film Transistor:简称TFT)开关，完成像素单元的数据信号输入;GOA双向扫描电路为一种特殊的栅极驱动电路，可在不改变GOA栅极驱动单元物理单元结构的条件下，仅改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。
[0004]氧化物薄膜晶体管(OxideTFT)为一种以金属氧化物制作薄膜晶体管的显示面板，具有电子迀移率高、开口率大等优点;但在目前的G0A栅极驱动单元中，薄膜晶体管的栅极长期在低电压下工作，薄膜晶体管长期在这种状态下易发生特性变化，产生阈值电压Vth漂移现象;尤其为以金属氧化物制作的薄膜晶体管更易受到单一偏压的影响，使GOA栅极驱动单元在显示面板长时显示过程中稳定性变差，干扰正常扫描信号的输出。
[0005]可见，设计一种结构简单，能保证薄膜晶体管稳定的特性的G0A栅极驱动单元，成为目前亟待解决的技术问题。
【发明内容】
[0006]本发明所要解决的技术问题为针对现有技术中存在的上述不足，提供一种栅极驱动单元、栅极驱动电路及其驱动方法和显示装置，采用该G0A栅极驱动单元不仅能实现双向扫描，而且能避免薄膜晶体管的栅极长期处于单一偏压下工作，保持了栅极驱动电路的稳定性。
[0007]解决本发明技术问题所采用的技术方案为该栅极驱动单元，包括输入模块、输出模块、上拉模块、下拉模块和复位模块，其中:
[0008]所述输入模块，分别连接输入信号、第一时钟信号、第三时钟信号和上拉点，用于将所述上拉点的电压上拉为高电平，所述上拉点为所述输入模块的输出端与所述输出模块的控制端之间的连接点；
[0009]所述输出模块，分别连接第二时钟信号、所述上拉点和输出点，用于在所述第二时钟信号的控制下输出栅极驱动信号，所述输出点为所述下拉模块的输出端与所述输出模块的输出端之间的连接点；
[0010]所述上拉模块，分别连接第四时钟信号和所述上拉点，用于在所述第四时钟信号的控制下反转所述上拉点的电压；
[0011]所述下拉模块，分别连接所述第二时钟信号、所述上拉点、所述输出点和参考电压，用于在所述第二时钟信号的控制下反转所述输出模块的输出端的电压；
[0012]所述复位模块，分别连接所述第一时钟信号、所述第三时钟信号、重置信号和所述参考电压，用于在重置信号的控制下复位所述输出模块的输出端。
[0013]优选的是，所述输入模块包括第一晶体管和第二晶体管，其中:
[0014]所述第一晶体管，其栅极连接所述第一时钟信号，第一极连接所述第一输入信号，第二极连接所述上拉点；
[0015]所述第二晶体管，其栅极连接所述第三时钟信号，第一极连接所述第二输入信号，第二极连接所述上拉点。
[0016]优选的是，所述输出模块包括第三晶体管和第一电容，其中:
[0017]所述第三晶体管，其栅极连接所述上拉点，第一极连接所述第二时钟信号，第二极连接所述下拉模块和所述复位模块，所述输出模块的输出端为所述第二极与所述复位模块的连接点；
[0018]所述第一电容，其第一端连接所述上拉点，第二端连接所述输出模块的输出端。
[0019]优选的是，所述上拉模块包括第四晶体管，其栅极与第一极连接、还与所述第四时钟信号连接，第二极连接所述上拉点。
[0020]优选的是，所述下拉模块包括第二电容、第五晶体管、第六晶体管和第七晶体管，其中:
[0021]所述第二电容，其第一端连接所述第二时钟信号，第二端连接所述第五晶体管，所述下拉点为所述第二电容第二端与所述第五晶体管的连接点；
[0022]所述第五晶体管，其栅极连接所述上拉点，第一极连接所述参考电压，第二极连接所述第二电容的第二端；
[0023]所述第六晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述上拉点；
[0024]所述第七晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述输出点。
[0025]优选的是，所述复位模块包括第八晶体管和第九晶体管，其中:
[0026]所述第八晶体管，其栅极连接第一时钟信号，第一极连接所述参考电压，第二极连接所述输出点；
[0027]所述第九晶体管，其栅极连接第三时钟信号连接，第一极连接所述参考电压，第二极连接所述输出点。
[0028]—种栅极驱动电路，包括上述的栅极驱动单元，多个所述栅极驱动单元级联连接，每一所述栅极驱动单元为一条栅线提供栅极驱动信号。
[0029]一种显示装置，包括上述的栅极驱动电路。
[0030]—种包括上述的多个栅极驱动单元的栅极驱动电路驱动方法，对第N行栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:输入与保持阶段、输出阶段和复位阶段，其中:
[0031]在输入与保持阶段:在第一时钟信号的控制下，所述输入模块接收前一行栅线的栅极驱动单元的输出模块的输出信号作为输入信号，并将输入信号存储在上拉点；以及，在第四时钟信号的控制下，所述下拉模块保持所述上拉点的电压；
[0032]在输出阶段:在第二时钟信号的控制下，所述输出模块输出本级栅极驱动信号；
[0033]在复位阶段:在第三时钟信号的作用下，以下一行栅线的栅极驱动单元的输出模块的输出信号作为重置信号，重置所述输出模块的输出端的电压。
[0034]优选的是，对除上述第N行以外的栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:电压输出阶段包括输出保持阶段和输出补偿阶段，其中:
[0035]在电平保持阶段:在第一时钟信号和第三时钟信号的作用下，保持所述上拉点和所述下拉点为低电平；
[0036]在电平反转阶段:在第四时钟信号的作用下，使得所述上拉点和所述下拉点的电压反转。
[0037]优选的是，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的有效电平时间均为1/4周期，所述有效电平为高电平。
[0038]优选的是，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号采用顺序驱动方式或逆序驱动方式:
[0039]在顺序驱动方式中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号依次设置为有效电平，且分别依次滞后1/4周期；
[0040]在逆序驱动方式中，所述第四时钟信号、所述第三时钟信号、所述第二时钟信号和所述第一时钟信号依次设置为有效电平，且分别依次滞后1/4周期；
[0041]并且，逆序驱动方式中的所述第四时钟信号较顺序驱动方式中的所述第一时钟信号提前1/4周期。
[0042]本发明的有益效果为:该栅极驱动单元及其相应的栅极驱动电路，通过结构及相对应的电路时序波形设计，能够在实现扫描信号的双向传输的同时，保证G0A栅极驱动单元的每个薄膜晶体管的栅极电压在正负交替变换状态中，有效避免薄膜晶体管受到单一偏压的影响，以抑制薄膜晶体管的阈值电压Vth漂移，提高G0A栅极驱动单元扫描信号输出的稳定性。
【附图说明】
[0043]图1为本发明实施例1中一种栅极驱动单元的电路原理图；
[0044]图2为以图1的多个栅极驱动单元级联构成的栅极驱动电路的连接图；
[0045]图3为图1中以N级G0A栅极驱动单元为例的正向扫描电路波形时序图；
[0046]图4为本发明实施例1中另一种栅极驱动单元的电路原理图；
[0047]图5中以图4中N级G0A栅极驱动单元为例的负向扫描电路波形时序图；
[0048]图中:
[0049 ] 1 —输入模块;2 —输出模块;3 —上拉模块;4 一下拉模块;5 一复位模块。
【具体实施方式】
[0050]为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明栅极驱动单元、栅极驱动电路及其驱动方法和显示装置作进一步详细描述。[0051 ] 实施例1:
[0052]本实施例提供一种GOA栅极驱动单元，该GOA栅极驱动单元不仅能实现双向扫描，而且能避免薄膜晶体管的栅极长期处于单一偏压下工作，保持了栅极驱动电路的稳定性。
[0053]本实施例的栅极驱动单元中，每个栅极驱动单元中的硬件包括9个薄膜晶体管T、2个电容C，信号包括4个时钟信号CLK、外部输入信号参考电压Vss、2个栅极驱动单元间输入信号Inputl与Input2以及一个输出信号G[N]。
[0054]如图1所示，栅极驱动单元包括输入模块1、输出模块2、上拉模块3、下拉模块4和复位模块5，其中:
[0055]输入模块1，分别连接输入信号、第一时钟信号CLK1、第三时钟信号CLK3和上拉点Q[N]，用于将上拉点Q[N]的电压上拉为高电平，上拉点Q[N]为输入模块1的输出端与输出模块2的控制端之间的连接点；
[0056]输出模块2，分别连接第二时钟信号CLK2、上拉点Q[N]和输出点G[N]，用于在第二时钟信号CLK2的控制下输出栅极驱动信号，输出点G [ N ]为下拉模块4的输出端与输出模块2的输出端之间的连接点；
[0057]上拉模块3，分别连接第四时钟信号CLK4和上拉点Q[N]，用于在第四时钟信号CLK4的控制下反转上拉点Q[N]的电压；
[0058]下拉模块4，分别连接第二时钟信号CLK2、上拉点Q[N]、输出点G[N]和参考电压Vss，用于在第二时钟信号CLK2的控制下反转输出模块2的输出端的电压；
[0059]复位模块5，分别连接第一时钟信号CLK1、第三时钟信号CLK3、重置信号和参考电压Vss，用于在重置信号的控制下复位输出模块2的输出端。
[0060]具体的，输入模块1包括第一晶体管T1和第二晶体管T2，其中:
[0061 ]第一晶体管T1，其栅极连接第一时钟信号CLK1，第一极连接第一输入信号Inputl，第二极连接上拉点Q[N];
[0062]第二晶体管T2，其栅极连接第三时钟信号CLK3，第一极连接第二输入信号Input2，第二极连接上拉点Q[N]。
[0063]输出模块2包括第三晶体管T3和第一电容Cl，其中:
[0064]第三晶体管T3，其栅极连接上拉点Q[N]，第一极连接第二时钟信号CLK2，第二极连接下拉模块4和复位模块5，输出模块2的输出端为第二极与复位模块5的连接点；
[0065]第一电容C1，其第一端连接上拉点Q[N]，第二端连接输出模块2的输出端。
[0066]上拉模块3包括第四晶体管T4，其栅极与第一极连接、还与第四时钟信号CLK4连接，第二极连接上拉点Q[N]。
[0067]下拉模块4包括第二电容C2、第五晶体管T5、第六晶体管T6和第七晶体管T7，其中:
[0068]第二电容C2，其第一端连接第二时钟信号CLK2，第二端连接第五晶体管T5，下拉点P[N]为第二电容C2第二端与第五晶体管T5的连接点；
[0069]第五晶体管T5，其栅极连接上拉点Q[N]，第一极连接参考电压Vss，第二极连接第二电容C2的第二端；
[0070]第六晶体管T6，其栅极连接下拉点P[N]，第一极连接参考电压Vss，第二极连接上拉点Q[N];
[0071 ]第七晶体管T7，其栅极连接，第一极连接参考电压Vss，第二极连接输出点G[N]。
[0072]复位模块5包括第八晶体管T8和第九晶体管T9，其中:
[0073]第八晶体管T8，其栅极连接第一时钟信号CLK1，第一极连接参考电压Vss，第二极连接输出点G[N];
[0074]第九晶体管T9，其栅极连接第三时钟信号CLK3连接，第一极连接参考电压Vss，第二极连接输出点G[N]。
[0075]事实上，本实施例的栅极驱动单元中，第一晶体管T1至第九晶体管T9可以均同时为N型薄膜晶体管，此时，其第一极可以是源极，第二极可以是漏极;或者，第一晶体管T1至第九晶体管T9可以均同时为P型薄膜晶体管，此时，其第一极可以是漏极，第二极可以是源极;或者，第一晶体管T1至第九晶体管T9混合选用N型薄膜晶体管和P型薄膜晶体管，只需同时将选定类型的第一晶体管T1-第九晶体管T9的端口极性按本实施例第一晶体管T1-第九晶体管T9的端口极性在连接上做相应的改变即可，这里不再详述。
[0076]本实施例还提供一种栅极驱动电路，该栅极驱动电路可实现扫描信号的双向传输，同时能够保证每个薄膜晶体管的栅极电压在正负交替变换中，可以抑制薄膜晶体管的阈值电压Vth的漂移现象。
[0077]如图2所示，该栅极驱动电路包括多个上述的栅极驱动单元，多个栅极驱动单元级联连接，每一栅极驱动单元为一条栅线提供栅极驱动信号。与图1中栅极驱动单元的结构相同，每个栅极驱动单元中的硬件包括9个薄膜晶体管T、2个电容C，信号包括4个时钟信号CLK、外部输入信号参考电压Vss、2个栅极驱动单元间输入信号Inputl与Input2以及一个输出信号G[N]。
[0078]相应的，本实施例还提供一种该栅极驱动电路的驱动方法，能够在实现扫描信号双向传输的同时，保证G0A栅极驱动单元的每个晶体管的栅极电压在正负交替变换中，以抑制晶体管的阈值电压Vth漂移，提高G0A栅极驱动单元扫描信号输出的稳定性。
[0079]该栅极驱动电路的驱动方法中，对第N行栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:输入与保持阶段、输出阶段和复位阶段，其中:
[0080]在输入与保持阶段:在第一时钟信号的控制下，输入模块1接收前一行栅线的栅极驱动单元的输出模块2的输出信号作为输入信号，并将输入信号存储在上拉点Q[N];以及，在第四时钟信号的控制下，下 拉模块4保持上拉点Q[N]的电压；
[0081]在输出阶段:在第二时钟信号的控制下，输出模块2输出本级栅极驱动信号；
[0082]在复位阶段:在第三时钟信号的作用下，以下一行栅线的栅极驱动单元的输出模块2的输出信号作为重置信号，重置输出模块2的输出端的电压。
[0083]其中，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CL4K的有效电平时间均为1 /4周期，有效电平为高电平。
[0084]该栅极驱动电路的一种驱动方式为，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4采用顺序驱动方式。在顺序驱动方式中，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4依次设置为有效电平，且分别依次滞后1/4周期；
[0085]以图1所示的N级G0A栅极驱动单元级联形成的栅极驱动电路为例，并结合图3所示的正向传输电路波形时序图，该栅极驱动电路的工作原理为:
[0086](1)在第一时钟信号CLK1置于高电平时，第一晶体管T1与第八晶体管T8开启，第一输入信号Inputl (G[N-1])通过第一晶体管T1输入一个1/4时钟周期的高电平信号作为第N级GOA栅极驱动单元时段的开始，同时该高电平信号储存在第一电容Cl中；上拉点Q[N]维持高电平使第三晶体管T3开启，但第二时钟信号CLK2此时仍为低电平，所以输出点G[N]仍保持参考电压Vss的低电平不变，同时第八晶体管T8开启也使输出点G[N]连接参考电压Vss;上拉点Q [N]的高电平使第五晶体管T5开启，使下拉点P [N]连接参考电压Vss的低电平，下拉点P[N]的低电平使第六晶体管T6关闭，同时第三时钟信号CLK3控制第二晶体管T2关闭，第四时钟信号CLK4控制第四晶体管T4关闭，上拉点Q[N]不受低电平信号影响。
[0087](2)在下个1/4时钟周期内，第一时钟信号CLK1置于低电平使第一晶体管T1关闭，第二晶体管T2、第四晶体管T4与第六晶体管T6仍关闭，上拉点Q[N]不受低电平信号影响，第一电容C1使上拉点Q[N]保持高电平不变，上拉点Q[N]维持第三晶体管T3开启，输出点G[N]与第二时钟信号CLK2同步输出高电平，启动该行像素扫描；同时第七晶体管T7、第八晶体管T8与第九晶体管T9均关闭，输出点G[N]不受参考电压Vss的低电平影响。
[0088](3)在下个1/4时钟周期内，第三时钟信号CLK 3置于高电平，使第二晶体管T2和第九晶体管T9打开，第二输入信号Input2(G[N+l])通过第二晶体管T2输入高电平使上拉点Q[N]仍然保持高电平，第三晶体管T3维持打开状态，输出点G[N]与第二时钟信号CLK2同步降为低电平，同时参考电压Vss通过第九晶体管T9将输出点G[N]拉至低电平，保证输出点G[N]信号迅速被拉低，N级GOA栅极驱动单元时段结束。
[0089]这里，参考电压Vss为直流低电平信号，4个时钟信号CLK为周期相同、相位不同的时钟信号，时钟信号CLK的低电平同参考电压Vss的低电平信号，高电平占用1/4周期;G0A栅极驱动单元的输出信号G[N]作为扫描线信号控制一行像素中薄膜晶体管TFT的开关状态，同时N-1级与N+1极G0A栅极驱动单元的输出信号G[N-1]与G[N+1]分别作为N级G0A栅极驱动单元的第一输入信号Inputl与第二输入信号Input2。
[0090]进一步的，对除上述第N行以外的栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:电压输出阶段包括输出保持阶段和输出补偿阶段，其中:在电平保持阶段:在第一时钟信号和第三时钟信号的作用下，保持上拉点Q[N]和下拉点P[N]为低电平;在电平反转阶段:在第四时钟信号的作用下，使得上拉点Q[N]和下拉点P[N]的电压反转。
[0091]也即，(4)在非N级单元时段:第一时钟信号CLK1置于高电平时，控制第一晶体管T1与第八晶体管T8打开，使上拉点Q[N]与输出点G[N]维持低电平；第三时钟信号CLK3处于高电平时控制第二晶体管T2与第九晶体管T9打开，使上拉点Q[N]与输出点G[N]维持低电平；
[0092]第四时钟信号CLK4处于高电平时，控制第四晶体管T4打开，将第四时钟信号CLK4高电平信号传输至上拉点Q[N]，保证上拉点Q[N]电压处于正负交替变换中，抑制第三晶体管T3的阈值电压Vth漂移，同时上拉点Q[N]的高电平使第三晶体管T3打开，输出点G[N]与第二时钟信号CLK2同步保持低电平;在第二时钟信号CLK2置于高电平时，上拉点Q[N]为低电平，控制第五晶体管T5关闭，下拉点P[N]在第二时钟信号CLK2和第二电容C2耦合控制下拉升为高电平，将第六晶体管T6与第七晶体管T7打开，保证上拉点Q[N]与输出点G[N]维持低电平，减弱第二时钟信号CLK2的高电平对输出点G[N]的影响，起到抗噪的作用。
[0093]其中，第四时钟信号CLK4保证上拉点Q[N]电压处于正负交替变换中，抑制第三晶体管T3的阈值电压Vth漂移;第二时钟信号CLK2控制下拉点P[N]电压处于正负交替变换中，抑制第六晶体管T6与第七晶体管T7的阈值电压Vth漂移;其他各晶体管的栅极信号由各自对应的时钟信号直接控制，也在处于正负交替变换中。
[0094]可见，该栅极驱动电路中第一晶体管T1-第九晶体管T9的每一薄膜晶体管的栅极电压均处于正负交替变换状态中，能有效避免薄膜晶体管受到单一偏压的影响，以抑制薄膜晶体管的阈值电压Vth漂移，即使是金属氧化物制作的薄膜晶体管构成的栅极驱动单元，也能有效保证栅极驱动单元的稳定性。
[0095]该栅极驱动电路的另一种驱动方式为，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4采用逆序驱动方。在逆序驱动方式中，第四时钟信号CLK4、第三时钟信号CLK3、第二时钟信号CLK2和第一时钟信号CL1K依次设置为有效电平，且分别依次滞后1/4周期;并且，逆序驱动方式中的第四时钟信号CLK4较顺序驱动方式中的第一时钟信号CLK1提前1/4周期。
[0096]相对正向传输而言，每个G0A栅极驱动单元的外部信号输入端口所对应的时钟信号CLK依次顺延改变，以N+1级G0A栅极驱动单元为例，其时钟信号CLK请参考图5。
[0097]同时参考图4和图5，扫描信号负向传输时，N级G0A栅极驱动单元的时序如图5所示，G[N+1]输入高电平作为N级G0A栅极驱动单元时段的开始，G[N-1]输入高电平作为N级单元时段的结束;第一晶体管T1与第二晶体管T2，第八晶体管T8与第九晶体管T9为两对对称的晶体管，在扫描信号正向传输和负向传输时，第一晶体管T1与第二晶体管T2功能相互替代，第八晶体管T8与第九晶体管T9功能相互替代，其他晶体管的功能保持不变。
[0098]应该理解的是，作为特例，正向传输时:第一级G0A栅极驱动单元以Stv帧启动信号作为第一输入信号Input;负向传输时:最后一级G0A栅极驱动单元以Stv帧启动信号作为第二输入信号Input2)。
[0099]本实施例提供的栅极驱动单元及其相应的栅极驱动电路，通过结构及相 对应的电路时序波形设计，能够在实现扫描信号的双向传输的同时，保证G0A栅极驱动单元的每个薄膜晶体管的栅极电压在正负交替变换状态中，有效避免薄膜晶体管受到单一偏压的影响，以抑制薄膜晶体管的阈值电压Vth漂移，提高G0A栅极驱动单元扫描信号输出的稳定性。
[0100]实施例2:
[0101]本实施例提供一种显示装置，包括上述的栅极驱动电路。
[0102]该显示装置可以为:液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0103]由于采用了上述的栅极驱动单元及其相应的栅极驱动电路，能保证显示装置的稳定性，该显示装置的显示效果更好，寿命更长。
[0104]可以理解的为，以上实施方式仅仅为为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种栅极驱动单元，其特征在于，包括输入模块、输出模块、上拉模块、下拉模块和复位模块，其中: 所述输入模块，分别连接输入信号、第一时钟信号、第三时钟信号和上拉点，用于将所述上拉点的电压上拉为高电平，所述上拉点为所述输入模块的输出端与所述输出模块的控制端之间的连接点； 所述输出模块，分别连接第二时钟信号、所述上拉点和输出点，用于在所述第二时钟信号的控制下输出栅极驱动信号，所述输出点为所述下拉模块的输出端与所述输出模块的输出端之间的连接点； 所述上拉模块，分别连接第四时钟信号和所述上拉点，用于在所述第四时钟信号的控制下反转所述上拉点的电压； 所述下拉模块，分别连接所述第二时钟信号、所述上拉点、所述输出点和参考电压，用于在所述第二时钟信号的控制下反转所述输出模块的输出端的电压； 所述复位模块，分别连接所述第一时钟信号、所述第三时钟信号、重置信号和所述参考电压，用于在重置信号的控制下复位所述输出模块的输出端。2.根据权利要求1所述的栅极驱动单元，其特征在于，所述输入模块包括第一晶体管和第二晶体管，其中: 所述第一晶体管，其栅极连接所述第一时钟信号，第一极连接所述第一输入信号，第二极连接所述上拉点； 所述第二晶体管，其栅极连接所述第三时钟信号，第一极连接所述第二输入信号，第二极连接所述上拉点。3.根据权利要求1所述的栅极驱动单元，其特征在于，所述输出模块包括第三晶体管和第一电容，其中: 所述第三晶体管，其栅极连接所述上拉点，第一极连接所述第二时钟信号，第二极连接所述下拉模块和所述复位模块，所述输出模块的输出端为所述第二极与所述复位模块的连接点； 所述第一电容，其第一端连接所述上拉点，第二端连接所述输出模块的输出端。4.根据权利要求1所述的栅极驱动单元，其特征在于，所述上拉模块包括第四晶体管，其栅极与第一极连接、还与所述第四时钟信号连接，第二极连接所述上拉点。5.根据权利要求1所述的栅极驱动单元，其特征在于，所述下拉模块包括第二电容、第五晶体管、第六晶体管和第七晶体管，其中: 所述第二电容，其第一端连接所述第二时钟信号，第二端连接所述第五晶体管，所述下拉点为所述第二电容第二端与所述第五晶体管的连接点； 所述第五晶体管，其栅极连接所述上拉点，第一极连接所述参考电压，第二极连接所述第二电容的第二端； 所述第六晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述上拉点； 所述第七晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述输出点。6.根据权利要求1所述的栅极驱动单元，其特征在于，所述复位模块包括第八晶体管和第九晶体管，其中: 所述第八晶体管，其栅极连接第一时钟信号，第一极连接所述参考电压，第二极连接所述输出点； 所述第九晶体管，其栅极连接第三时钟信号连接，第一极连接所述参考电压，第二极连接所述输出点。7.—种栅极驱动电路，其特征在于，包括权利要求1-6任一项所述的栅极驱动单元，多个所述栅极驱动单元级联连接，每一所述栅极驱动单元为一条栅线提供栅极驱动信号。8.—种显示装置，其特征在于，包括权利要求7所述的栅极驱动电路。9.一种包括权利要求1-6任一项所述的多个栅极驱动单元的栅极驱动电路驱动方法，其特征在于，对第N行栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:输入与保持阶段、输出阶段和复位阶段，其中: 在输入与保持阶段:在第一时钟信号的控制下，所述输入模块接收前一行栅线的栅极驱动单元的输出模块的输出信号作为输入信号，并将输入信号存储在上拉点；以及，在第四时钟信号的控制下，所述下拉模块保持所述上拉点的电压； 在输出阶段:在第二时钟信号的控制下，所述输出模块输出本级栅极驱动信号； 在复位阶段:在第三时钟信号的作用下，以下一行栅线的栅极驱动单元的输出模块的输出信号作为重置信号，重置所述输出模块的输出端的电压。10.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，对除上述第N行以外的栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:电压输出阶段包括输出保持阶段和输出补偿阶段，其中: 在电平保持阶段:在第一时钟信号和第三时钟信号的作用下，保持所述上拉点和所述下拉点为低电平； 在电平反转阶段:在第四时钟信号的作用下，使得所述上拉点和所述下拉点的电压反转。11.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的有效电平时间均为1/4周期，所述有效电平为高电平。12.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号采用顺序驱动方式或逆序驱动方式: 在顺序驱动方式中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号依次设置为有效电平，且分别依次滞后1/4周期； 在逆序驱动方式中，所述第四时钟信号、所述第三时钟信号、所述第二时钟信号和所述第一时钟信号依次设置为有效电平，且分别依次滞后1/4周期； 并且，逆序驱动方式中的所述第四时钟信号较顺序驱动方式中的所述第一时钟信号提前1/4周期。
【专利摘要】本发明属于显示技术领域，涉及栅极驱动单元、栅极驱动电路及其驱动方法和显示装置。该栅极驱动单元中：输入模块用于将上拉点的电压上拉为高电平，上拉点为输入模块的输出端与输出模块的控制端之间的连接点；输出模块用于在第二时钟信号的控制下输出栅极驱动信号，输出点为下拉模块的输出端与输出模块的输出端之间的连接点；上拉模块用于在第四时钟信号的控制下反转上拉点的电压；下拉模块用于在第二时钟信号的控制下反转输出模块的输出端的电压；复位模块用于在重置信号的控制下复位输出模块的输出端。该发明实现双向扫描，且每一TFT的栅极电压处于正负交替状态，能避免TFT的栅极长期处于单一偏压下工作，保持了栅极驱动电路的稳定性。
【IPC分类】G09G3/36
【公开号】CN105489189
【申请号】CN201610070100
【发明人】陈沫, 刘金良, 赵剑
【申请人】京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司
【公开日】2016年4月13日
【申请日】2016年2月1日
【技术领域】
[0001]本发明属于显示技术领域，具体涉及一种栅极驱动单元、栅极驱动电路及其驱动方法和显示装置。
【背景技术】
[0002]目前，液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素，并配合图像数据实现显示。
[0003]栅极驱动电路用于产生像素的栅极扫描电压，G0A为一种将栅极驱动电路集成于阵列基板上的技术，每个G0A栅极驱动单元作为一个移位寄存器将扫描信号依次传递给下一G0A栅极驱动单元，逐行开启薄膜晶体管(Thin Film Transistor:简称TFT)开关，完成像素单元的数据信号输入;GOA双向扫描电路为一种特殊的栅极驱动电路，可在不改变GOA栅极驱动单元物理单元结构的条件下，仅改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。
[0004]氧化物薄膜晶体管(OxideTFT)为一种以金属氧化物制作薄膜晶体管的显示面板，具有电子迀移率高、开口率大等优点;但在目前的G0A栅极驱动单元中，薄膜晶体管的栅极长期在低电压下工作，薄膜晶体管长期在这种状态下易发生特性变化，产生阈值电压Vth漂移现象;尤其为以金属氧化物制作的薄膜晶体管更易受到单一偏压的影响，使GOA栅极驱动单元在显示面板长时显示过程中稳定性变差，干扰正常扫描信号的输出。
[0005]可见，设计一种结构简单，能保证薄膜晶体管稳定的特性的G0A栅极驱动单元，成为目前亟待解决的技术问题。
【发明内容】
[0006]本发明所要解决的技术问题为针对现有技术中存在的上述不足，提供一种栅极驱动单元、栅极驱动电路及其驱动方法和显示装置，采用该G0A栅极驱动单元不仅能实现双向扫描，而且能避免薄膜晶体管的栅极长期处于单一偏压下工作，保持了栅极驱动电路的稳定性。
[0007]解决本发明技术问题所采用的技术方案为该栅极驱动单元，包括输入模块、输出模块、上拉模块、下拉模块和复位模块，其中:
[0008]所述输入模块，分别连接输入信号、第一时钟信号、第三时钟信号和上拉点，用于将所述上拉点的电压上拉为高电平，所述上拉点为所述输入模块的输出端与所述输出模块的控制端之间的连接点；
[0009]所述输出模块，分别连接第二时钟信号、所述上拉点和输出点，用于在所述第二时钟信号的控制下输出栅极驱动信号，所述输出点为所述下拉模块的输出端与所述输出模块的输出端之间的连接点；
[0010]所述上拉模块，分别连接第四时钟信号和所述上拉点，用于在所述第四时钟信号的控制下反转所述上拉点的电压；
[0011]所述下拉模块，分别连接所述第二时钟信号、所述上拉点、所述输出点和参考电压，用于在所述第二时钟信号的控制下反转所述输出模块的输出端的电压；
[0012]所述复位模块，分别连接所述第一时钟信号、所述第三时钟信号、重置信号和所述参考电压，用于在重置信号的控制下复位所述输出模块的输出端。
[0013]优选的是，所述输入模块包括第一晶体管和第二晶体管，其中:
[0014]所述第一晶体管，其栅极连接所述第一时钟信号，第一极连接所述第一输入信号，第二极连接所述上拉点；
[0015]所述第二晶体管，其栅极连接所述第三时钟信号，第一极连接所述第二输入信号，第二极连接所述上拉点。
[0016]优选的是，所述输出模块包括第三晶体管和第一电容，其中:
[0017]所述第三晶体管，其栅极连接所述上拉点，第一极连接所述第二时钟信号，第二极连接所述下拉模块和所述复位模块，所述输出模块的输出端为所述第二极与所述复位模块的连接点；
[0018]所述第一电容，其第一端连接所述上拉点，第二端连接所述输出模块的输出端。
[0019]优选的是，所述上拉模块包括第四晶体管，其栅极与第一极连接、还与所述第四时钟信号连接，第二极连接所述上拉点。
[0020]优选的是，所述下拉模块包括第二电容、第五晶体管、第六晶体管和第七晶体管，其中:
[0021]所述第二电容，其第一端连接所述第二时钟信号，第二端连接所述第五晶体管，所述下拉点为所述第二电容第二端与所述第五晶体管的连接点；
[0022]所述第五晶体管，其栅极连接所述上拉点，第一极连接所述参考电压，第二极连接所述第二电容的第二端；
[0023]所述第六晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述上拉点；
[0024]所述第七晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述输出点。
[0025]优选的是，所述复位模块包括第八晶体管和第九晶体管，其中:
[0026]所述第八晶体管，其栅极连接第一时钟信号，第一极连接所述参考电压，第二极连接所述输出点；
[0027]所述第九晶体管，其栅极连接第三时钟信号连接，第一极连接所述参考电压，第二极连接所述输出点。
[0028]—种栅极驱动电路，包括上述的栅极驱动单元，多个所述栅极驱动单元级联连接，每一所述栅极驱动单元为一条栅线提供栅极驱动信号。
[0029]一种显示装置，包括上述的栅极驱动电路。
[0030]—种包括上述的多个栅极驱动单元的栅极驱动电路驱动方法，对第N行栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:输入与保持阶段、输出阶段和复位阶段，其中:
[0031]在输入与保持阶段:在第一时钟信号的控制下，所述输入模块接收前一行栅线的栅极驱动单元的输出模块的输出信号作为输入信号，并将输入信号存储在上拉点；以及，在第四时钟信号的控制下，所述下拉模块保持所述上拉点的电压；
[0032]在输出阶段:在第二时钟信号的控制下，所述输出模块输出本级栅极驱动信号；
[0033]在复位阶段:在第三时钟信号的作用下，以下一行栅线的栅极驱动单元的输出模块的输出信号作为重置信号，重置所述输出模块的输出端的电压。
[0034]优选的是，对除上述第N行以外的栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:电压输出阶段包括输出保持阶段和输出补偿阶段，其中:
[0035]在电平保持阶段:在第一时钟信号和第三时钟信号的作用下，保持所述上拉点和所述下拉点为低电平；
[0036]在电平反转阶段:在第四时钟信号的作用下，使得所述上拉点和所述下拉点的电压反转。
[0037]优选的是，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的有效电平时间均为1/4周期，所述有效电平为高电平。
[0038]优选的是，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号采用顺序驱动方式或逆序驱动方式:
[0039]在顺序驱动方式中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号依次设置为有效电平，且分别依次滞后1/4周期；
[0040]在逆序驱动方式中，所述第四时钟信号、所述第三时钟信号、所述第二时钟信号和所述第一时钟信号依次设置为有效电平，且分别依次滞后1/4周期；
[0041]并且，逆序驱动方式中的所述第四时钟信号较顺序驱动方式中的所述第一时钟信号提前1/4周期。
[0042]本发明的有益效果为:该栅极驱动单元及其相应的栅极驱动电路，通过结构及相对应的电路时序波形设计，能够在实现扫描信号的双向传输的同时，保证G0A栅极驱动单元的每个薄膜晶体管的栅极电压在正负交替变换状态中，有效避免薄膜晶体管受到单一偏压的影响，以抑制薄膜晶体管的阈值电压Vth漂移，提高G0A栅极驱动单元扫描信号输出的稳定性。
【附图说明】
[0043]图1为本发明实施例1中一种栅极驱动单元的电路原理图；
[0044]图2为以图1的多个栅极驱动单元级联构成的栅极驱动电路的连接图；
[0045]图3为图1中以N级G0A栅极驱动单元为例的正向扫描电路波形时序图；
[0046]图4为本发明实施例1中另一种栅极驱动单元的电路原理图；
[0047]图5中以图4中N级G0A栅极驱动单元为例的负向扫描电路波形时序图；
[0048]图中:
[0049 ] 1 —输入模块;2 —输出模块;3 —上拉模块;4 一下拉模块;5 一复位模块。
【具体实施方式】
[0050]为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明栅极驱动单元、栅极驱动电路及其驱动方法和显示装置作进一步详细描述。[0051 ] 实施例1:
[0052]本实施例提供一种GOA栅极驱动单元，该GOA栅极驱动单元不仅能实现双向扫描，而且能避免薄膜晶体管的栅极长期处于单一偏压下工作，保持了栅极驱动电路的稳定性。
[0053]本实施例的栅极驱动单元中，每个栅极驱动单元中的硬件包括9个薄膜晶体管T、2个电容C，信号包括4个时钟信号CLK、外部输入信号参考电压Vss、2个栅极驱动单元间输入信号Inputl与Input2以及一个输出信号G[N]。
[0054]如图1所示，栅极驱动单元包括输入模块1、输出模块2、上拉模块3、下拉模块4和复位模块5，其中:
[0055]输入模块1，分别连接输入信号、第一时钟信号CLK1、第三时钟信号CLK3和上拉点Q[N]，用于将上拉点Q[N]的电压上拉为高电平，上拉点Q[N]为输入模块1的输出端与输出模块2的控制端之间的连接点；
[0056]输出模块2，分别连接第二时钟信号CLK2、上拉点Q[N]和输出点G[N]，用于在第二时钟信号CLK2的控制下输出栅极驱动信号，输出点G [ N ]为下拉模块4的输出端与输出模块2的输出端之间的连接点；
[0057]上拉模块3，分别连接第四时钟信号CLK4和上拉点Q[N]，用于在第四时钟信号CLK4的控制下反转上拉点Q[N]的电压；
[0058]下拉模块4，分别连接第二时钟信号CLK2、上拉点Q[N]、输出点G[N]和参考电压Vss，用于在第二时钟信号CLK2的控制下反转输出模块2的输出端的电压；
[0059]复位模块5，分别连接第一时钟信号CLK1、第三时钟信号CLK3、重置信号和参考电压Vss，用于在重置信号的控制下复位输出模块2的输出端。
[0060]具体的，输入模块1包括第一晶体管T1和第二晶体管T2，其中:
[0061 ]第一晶体管T1，其栅极连接第一时钟信号CLK1，第一极连接第一输入信号Inputl，第二极连接上拉点Q[N];
[0062]第二晶体管T2，其栅极连接第三时钟信号CLK3，第一极连接第二输入信号Input2，第二极连接上拉点Q[N]。
[0063]输出模块2包括第三晶体管T3和第一电容Cl，其中:
[0064]第三晶体管T3，其栅极连接上拉点Q[N]，第一极连接第二时钟信号CLK2，第二极连接下拉模块4和复位模块5，输出模块2的输出端为第二极与复位模块5的连接点；
[0065]第一电容C1，其第一端连接上拉点Q[N]，第二端连接输出模块2的输出端。
[0066]上拉模块3包括第四晶体管T4，其栅极与第一极连接、还与第四时钟信号CLK4连接，第二极连接上拉点Q[N]。
[0067]下拉模块4包括第二电容C2、第五晶体管T5、第六晶体管T6和第七晶体管T7，其中:
[0068]第二电容C2，其第一端连接第二时钟信号CLK2，第二端连接第五晶体管T5，下拉点P[N]为第二电容C2第二端与第五晶体管T5的连接点；
[0069]第五晶体管T5，其栅极连接上拉点Q[N]，第一极连接参考电压Vss，第二极连接第二电容C2的第二端；
[0070]第六晶体管T6，其栅极连接下拉点P[N]，第一极连接参考电压Vss，第二极连接上拉点Q[N];
[0071 ]第七晶体管T7，其栅极连接，第一极连接参考电压Vss，第二极连接输出点G[N]。
[0072]复位模块5包括第八晶体管T8和第九晶体管T9，其中:
[0073]第八晶体管T8，其栅极连接第一时钟信号CLK1，第一极连接参考电压Vss，第二极连接输出点G[N];
[0074]第九晶体管T9，其栅极连接第三时钟信号CLK3连接，第一极连接参考电压Vss，第二极连接输出点G[N]。
[0075]事实上，本实施例的栅极驱动单元中，第一晶体管T1至第九晶体管T9可以均同时为N型薄膜晶体管，此时，其第一极可以是源极，第二极可以是漏极;或者，第一晶体管T1至第九晶体管T9可以均同时为P型薄膜晶体管，此时，其第一极可以是漏极，第二极可以是源极;或者，第一晶体管T1至第九晶体管T9混合选用N型薄膜晶体管和P型薄膜晶体管，只需同时将选定类型的第一晶体管T1-第九晶体管T9的端口极性按本实施例第一晶体管T1-第九晶体管T9的端口极性在连接上做相应的改变即可，这里不再详述。
[0076]本实施例还提供一种栅极驱动电路，该栅极驱动电路可实现扫描信号的双向传输，同时能够保证每个薄膜晶体管的栅极电压在正负交替变换中，可以抑制薄膜晶体管的阈值电压Vth的漂移现象。
[0077]如图2所示，该栅极驱动电路包括多个上述的栅极驱动单元，多个栅极驱动单元级联连接，每一栅极驱动单元为一条栅线提供栅极驱动信号。与图1中栅极驱动单元的结构相同，每个栅极驱动单元中的硬件包括9个薄膜晶体管T、2个电容C，信号包括4个时钟信号CLK、外部输入信号参考电压Vss、2个栅极驱动单元间输入信号Inputl与Input2以及一个输出信号G[N]。
[0078]相应的，本实施例还提供一种该栅极驱动电路的驱动方法，能够在实现扫描信号双向传输的同时，保证G0A栅极驱动单元的每个晶体管的栅极电压在正负交替变换中，以抑制晶体管的阈值电压Vth漂移，提高G0A栅极驱动单元扫描信号输出的稳定性。
[0079]该栅极驱动电路的驱动方法中，对第N行栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:输入与保持阶段、输出阶段和复位阶段，其中:
[0080]在输入与保持阶段:在第一时钟信号的控制下，输入模块1接收前一行栅线的栅极驱动单元的输出模块2的输出信号作为输入信号，并将输入信号存储在上拉点Q[N];以及，在第四时钟信号的控制下，下 拉模块4保持上拉点Q[N]的电压；
[0081]在输出阶段:在第二时钟信号的控制下，输出模块2输出本级栅极驱动信号；
[0082]在复位阶段:在第三时钟信号的作用下，以下一行栅线的栅极驱动单元的输出模块2的输出信号作为重置信号，重置输出模块2的输出端的电压。
[0083]其中，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CL4K的有效电平时间均为1 /4周期，有效电平为高电平。
[0084]该栅极驱动电路的一种驱动方式为，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4采用顺序驱动方式。在顺序驱动方式中，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4依次设置为有效电平，且分别依次滞后1/4周期；
[0085]以图1所示的N级G0A栅极驱动单元级联形成的栅极驱动电路为例，并结合图3所示的正向传输电路波形时序图，该栅极驱动电路的工作原理为:
[0086](1)在第一时钟信号CLK1置于高电平时，第一晶体管T1与第八晶体管T8开启，第一输入信号Inputl (G[N-1])通过第一晶体管T1输入一个1/4时钟周期的高电平信号作为第N级GOA栅极驱动单元时段的开始，同时该高电平信号储存在第一电容Cl中；上拉点Q[N]维持高电平使第三晶体管T3开启，但第二时钟信号CLK2此时仍为低电平，所以输出点G[N]仍保持参考电压Vss的低电平不变，同时第八晶体管T8开启也使输出点G[N]连接参考电压Vss;上拉点Q [N]的高电平使第五晶体管T5开启，使下拉点P [N]连接参考电压Vss的低电平，下拉点P[N]的低电平使第六晶体管T6关闭，同时第三时钟信号CLK3控制第二晶体管T2关闭，第四时钟信号CLK4控制第四晶体管T4关闭，上拉点Q[N]不受低电平信号影响。
[0087](2)在下个1/4时钟周期内，第一时钟信号CLK1置于低电平使第一晶体管T1关闭，第二晶体管T2、第四晶体管T4与第六晶体管T6仍关闭，上拉点Q[N]不受低电平信号影响，第一电容C1使上拉点Q[N]保持高电平不变，上拉点Q[N]维持第三晶体管T3开启，输出点G[N]与第二时钟信号CLK2同步输出高电平，启动该行像素扫描；同时第七晶体管T7、第八晶体管T8与第九晶体管T9均关闭，输出点G[N]不受参考电压Vss的低电平影响。
[0088](3)在下个1/4时钟周期内，第三时钟信号CLK 3置于高电平，使第二晶体管T2和第九晶体管T9打开，第二输入信号Input2(G[N+l])通过第二晶体管T2输入高电平使上拉点Q[N]仍然保持高电平，第三晶体管T3维持打开状态，输出点G[N]与第二时钟信号CLK2同步降为低电平，同时参考电压Vss通过第九晶体管T9将输出点G[N]拉至低电平，保证输出点G[N]信号迅速被拉低，N级GOA栅极驱动单元时段结束。
[0089]这里，参考电压Vss为直流低电平信号，4个时钟信号CLK为周期相同、相位不同的时钟信号，时钟信号CLK的低电平同参考电压Vss的低电平信号，高电平占用1/4周期;G0A栅极驱动单元的输出信号G[N]作为扫描线信号控制一行像素中薄膜晶体管TFT的开关状态，同时N-1级与N+1极G0A栅极驱动单元的输出信号G[N-1]与G[N+1]分别作为N级G0A栅极驱动单元的第一输入信号Inputl与第二输入信号Input2。
[0090]进一步的，对除上述第N行以外的栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:电压输出阶段包括输出保持阶段和输出补偿阶段，其中:在电平保持阶段:在第一时钟信号和第三时钟信号的作用下，保持上拉点Q[N]和下拉点P[N]为低电平;在电平反转阶段:在第四时钟信号的作用下，使得上拉点Q[N]和下拉点P[N]的电压反转。
[0091]也即，(4)在非N级单元时段:第一时钟信号CLK1置于高电平时，控制第一晶体管T1与第八晶体管T8打开，使上拉点Q[N]与输出点G[N]维持低电平；第三时钟信号CLK3处于高电平时控制第二晶体管T2与第九晶体管T9打开，使上拉点Q[N]与输出点G[N]维持低电平；
[0092]第四时钟信号CLK4处于高电平时，控制第四晶体管T4打开，将第四时钟信号CLK4高电平信号传输至上拉点Q[N]，保证上拉点Q[N]电压处于正负交替变换中，抑制第三晶体管T3的阈值电压Vth漂移，同时上拉点Q[N]的高电平使第三晶体管T3打开，输出点G[N]与第二时钟信号CLK2同步保持低电平;在第二时钟信号CLK2置于高电平时，上拉点Q[N]为低电平，控制第五晶体管T5关闭，下拉点P[N]在第二时钟信号CLK2和第二电容C2耦合控制下拉升为高电平，将第六晶体管T6与第七晶体管T7打开，保证上拉点Q[N]与输出点G[N]维持低电平，减弱第二时钟信号CLK2的高电平对输出点G[N]的影响，起到抗噪的作用。
[0093]其中，第四时钟信号CLK4保证上拉点Q[N]电压处于正负交替变换中，抑制第三晶体管T3的阈值电压Vth漂移;第二时钟信号CLK2控制下拉点P[N]电压处于正负交替变换中，抑制第六晶体管T6与第七晶体管T7的阈值电压Vth漂移;其他各晶体管的栅极信号由各自对应的时钟信号直接控制，也在处于正负交替变换中。
[0094]可见，该栅极驱动电路中第一晶体管T1-第九晶体管T9的每一薄膜晶体管的栅极电压均处于正负交替变换状态中，能有效避免薄膜晶体管受到单一偏压的影响，以抑制薄膜晶体管的阈值电压Vth漂移，即使是金属氧化物制作的薄膜晶体管构成的栅极驱动单元，也能有效保证栅极驱动单元的稳定性。
[0095]该栅极驱动电路的另一种驱动方式为，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4采用逆序驱动方。在逆序驱动方式中，第四时钟信号CLK4、第三时钟信号CLK3、第二时钟信号CLK2和第一时钟信号CL1K依次设置为有效电平，且分别依次滞后1/4周期;并且，逆序驱动方式中的第四时钟信号CLK4较顺序驱动方式中的第一时钟信号CLK1提前1/4周期。
[0096]相对正向传输而言，每个G0A栅极驱动单元的外部信号输入端口所对应的时钟信号CLK依次顺延改变，以N+1级G0A栅极驱动单元为例，其时钟信号CLK请参考图5。
[0097]同时参考图4和图5，扫描信号负向传输时，N级G0A栅极驱动单元的时序如图5所示，G[N+1]输入高电平作为N级G0A栅极驱动单元时段的开始，G[N-1]输入高电平作为N级单元时段的结束;第一晶体管T1与第二晶体管T2，第八晶体管T8与第九晶体管T9为两对对称的晶体管，在扫描信号正向传输和负向传输时，第一晶体管T1与第二晶体管T2功能相互替代，第八晶体管T8与第九晶体管T9功能相互替代，其他晶体管的功能保持不变。
[0098]应该理解的是，作为特例，正向传输时:第一级G0A栅极驱动单元以Stv帧启动信号作为第一输入信号Input;负向传输时:最后一级G0A栅极驱动单元以Stv帧启动信号作为第二输入信号Input2)。
[0099]本实施例提供的栅极驱动单元及其相应的栅极驱动电路，通过结构及相 对应的电路时序波形设计，能够在实现扫描信号的双向传输的同时，保证G0A栅极驱动单元的每个薄膜晶体管的栅极电压在正负交替变换状态中，有效避免薄膜晶体管受到单一偏压的影响，以抑制薄膜晶体管的阈值电压Vth漂移，提高G0A栅极驱动单元扫描信号输出的稳定性。
[0100]实施例2:
[0101]本实施例提供一种显示装置，包括上述的栅极驱动电路。
[0102]该显示装置可以为:液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0103]由于采用了上述的栅极驱动单元及其相应的栅极驱动电路，能保证显示装置的稳定性，该显示装置的显示效果更好，寿命更长。
[0104]可以理解的为，以上实施方式仅仅为为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种栅极驱动单元，其特征在于，包括输入模块、输出模块、上拉模块、下拉模块和复位模块，其中: 所述输入模块，分别连接输入信号、第一时钟信号、第三时钟信号和上拉点，用于将所述上拉点的电压上拉为高电平，所述上拉点为所述输入模块的输出端与所述输出模块的控制端之间的连接点； 所述输出模块，分别连接第二时钟信号、所述上拉点和输出点，用于在所述第二时钟信号的控制下输出栅极驱动信号，所述输出点为所述下拉模块的输出端与所述输出模块的输出端之间的连接点； 所述上拉模块，分别连接第四时钟信号和所述上拉点，用于在所述第四时钟信号的控制下反转所述上拉点的电压； 所述下拉模块，分别连接所述第二时钟信号、所述上拉点、所述输出点和参考电压，用于在所述第二时钟信号的控制下反转所述输出模块的输出端的电压； 所述复位模块，分别连接所述第一时钟信号、所述第三时钟信号、重置信号和所述参考电压，用于在重置信号的控制下复位所述输出模块的输出端。2.根据权利要求1所述的栅极驱动单元，其特征在于，所述输入模块包括第一晶体管和第二晶体管，其中: 所述第一晶体管，其栅极连接所述第一时钟信号，第一极连接所述第一输入信号，第二极连接所述上拉点； 所述第二晶体管，其栅极连接所述第三时钟信号，第一极连接所述第二输入信号，第二极连接所述上拉点。3.根据权利要求1所述的栅极驱动单元，其特征在于，所述输出模块包括第三晶体管和第一电容，其中: 所述第三晶体管，其栅极连接所述上拉点，第一极连接所述第二时钟信号，第二极连接所述下拉模块和所述复位模块，所述输出模块的输出端为所述第二极与所述复位模块的连接点； 所述第一电容，其第一端连接所述上拉点，第二端连接所述输出模块的输出端。4.根据权利要求1所述的栅极驱动单元，其特征在于，所述上拉模块包括第四晶体管，其栅极与第一极连接、还与所述第四时钟信号连接，第二极连接所述上拉点。5.根据权利要求1所述的栅极驱动单元，其特征在于，所述下拉模块包括第二电容、第五晶体管、第六晶体管和第七晶体管，其中: 所述第二电容，其第一端连接所述第二时钟信号，第二端连接所述第五晶体管，所述下拉点为所述第二电容第二端与所述第五晶体管的连接点； 所述第五晶体管，其栅极连接所述上拉点，第一极连接所述参考电压，第二极连接所述第二电容的第二端； 所述第六晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述上拉点； 所述第七晶体管，其栅极连接所述下拉点，第一极连接所述参考电压，第二极连接所述输出点。6.根据权利要求1所述的栅极驱动单元，其特征在于，所述复位模块包括第八晶体管和第九晶体管，其中: 所述第八晶体管，其栅极连接第一时钟信号，第一极连接所述参考电压，第二极连接所述输出点； 所述第九晶体管，其栅极连接第三时钟信号连接，第一极连接所述参考电压，第二极连接所述输出点。7.—种栅极驱动电路，其特征在于，包括权利要求1-6任一项所述的栅极驱动单元，多个所述栅极驱动单元级联连接，每一所述栅极驱动单元为一条栅线提供栅极驱动信号。8.—种显示装置，其特征在于，包括权利要求7所述的栅极驱动电路。9.一种包括权利要求1-6任一项所述的多个栅极驱动单元的栅极驱动电路驱动方法，其特征在于，对第N行栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:输入与保持阶段、输出阶段和复位阶段，其中: 在输入与保持阶段:在第一时钟信号的控制下，所述输入模块接收前一行栅线的栅极驱动单元的输出模块的输出信号作为输入信号，并将输入信号存储在上拉点；以及，在第四时钟信号的控制下，所述下拉模块保持所述上拉点的电压； 在输出阶段:在第二时钟信号的控制下，所述输出模块输出本级栅极驱动信号； 在复位阶段:在第三时钟信号的作用下，以下一行栅线的栅极驱动单元的输出模块的输出信号作为重置信号，重置所述输出模块的输出端的电压。10.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，对除上述第N行以外的栅线进行驱动时，第N行栅线对应的栅极驱动电路的驱动方法包括:电压输出阶段包括输出保持阶段和输出补偿阶段，其中: 在电平保持阶段:在第一时钟信号和第三时钟信号的作用下，保持所述上拉点和所述下拉点为低电平； 在电平反转阶段:在第四时钟信号的作用下，使得所述上拉点和所述下拉点的电压反转。11.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的有效电平时间均为1/4周期，所述有效电平为高电平。12.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号采用顺序驱动方式或逆序驱动方式: 在顺序驱动方式中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号依次设置为有效电平，且分别依次滞后1/4周期； 在逆序驱动方式中，所述第四时钟信号、所述第三时钟信号、所述第二时钟信号和所述第一时钟信号依次设置为有效电平，且分别依次滞后1/4周期； 并且，逆序驱动方式中的所述第四时钟信号较顺序驱动方式中的所述第一时钟信号提前1/4周期。
【专利摘要】本发明属于显示技术领域，涉及栅极驱动单元、栅极驱动电路及其驱动方法和显示装置。该栅极驱动单元中：输入模块用于将上拉点的电压上拉为高电平，上拉点为输入模块的输出端与输出模块的控制端之间的连接点；输出模块用于在第二时钟信号的控制下输出栅极驱动信号，输出点为下拉模块的输出端与输出模块的输出端之间的连接点；上拉模块用于在第四时钟信号的控制下反转上拉点的电压；下拉模块用于在第二时钟信号的控制下反转输出模块的输出端的电压；复位模块用于在重置信号的控制下复位输出模块的输出端。该发明实现双向扫描，且每一TFT的栅极电压处于正负交替状态，能避免TFT的栅极长期处于单一偏压下工作，保持了栅极驱动电路的稳定性。
【IPC分类】G09G3/36
【公开号】CN105489189
【申请号】CN201610070100
【发明人】陈沫, 刘金良, 赵剑
【申请人】京东方科技集团股份有限公司, 合肥鑫晟光电科技有限公司
【公开日】2016年4月13日
【申请日】2016年2月1日
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