移位寄存单元、移位寄存器及其驱动方法和显示装置的制造方法
移位寄存单元、移位寄存器及其驱动方法和显示装置的制造方法
【技术领域】
[0001]本申请涉及有机发光显示领域，尤其涉及一种移位寄存单元、移位寄存器及其驱动方法和包括该移位寄存器的显示装置。
【背景技术】
[0002]有机发光二极管(Organic Light Emitting D1de，0LED)是一种利用有机半导体材料在电流的驱动下产生的可逆变色来实现显示的技术。0LED具有超轻、超薄、亮度大、低功耗、可弯曲、成本低和发光效率高等优点，有着巨大的发展潜力。有源0LED(ActiveMatrix 0LED，AM0LED)可以将驱动电路和显示阵列集成在同一基板上，具有集成度高、功耗低、亮度高等优点，适合大面积显示，成为0LED发展的趋势。
[0003]目前，AM0LED通过将驱动电路内藏于显示屏上来达到高集成和小型化的目的。因此，在保证AM0LED的输出信号稳定性的同时尽可能的简化电路，缩小电路集成时需要占据的面积，成为0LED发展的一个重要的方向。
【发明内容】
[0004]本申请的目的在于提出一种移位寄存单元、移位寄存器以及显示装置，来解决以上【背景技术】部分提到的技术问题。
[0005]第一方面，本申请实施例提供了一种移位寄存单元，所述移位寄存单元包括第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管;其中，所述第一晶体管的第一极电连接第一电压端，所述第一晶体管的栅极电连接所述第六晶体管的第二极，所述第一晶体管的第二极电连接所述第二晶体管的栅极;所述第二晶体管的第一极电连接所述第一电压端，所述第二晶体管的栅极电连接所述第三晶体管的栅极，所述第二晶体管的第二极电连接所述第四晶体管的栅极;所述第三晶体管的第一极电连接所述第一电压端，所述第三晶体管的栅极电连接所述第五晶体管的第二极，所述第三晶体管的第二极电连接输出端;所述第四晶体管的第一极接收第一时钟信号，所述第四晶体管的第二极电连接所述输出端;所述第五晶体管的第一极电连接第二电压端，所述第五晶体管的栅极电连接第二输入端，所述第五晶体管的第二极电连接所述第一晶体管的第二极;所述第六晶体管的第一极电连接所述第二电压端，所述第六晶体管的栅极电连接第一输入端，所述第六晶体管的第二极电连接所述第四晶体管的栅极;所述第一电容的两端分别电连接所述输出端和所述第四晶体管的栅极。
[0006]第二方面，本申请实施例还提供了一种移位寄存器，包括多级上述的移位寄存单元;第i级移位寄存单元的第一输入端输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中，i为大于1且小于η的整数，η为所述移位寄存器包括的移位寄存单元的级数；当i为1时，第1级移位寄存单元的第一输入端输入的信号为第一脉冲信号，第1级移位寄存单元第二输入端输入的信号为第2级移位寄存单元输出端输出的信号；当i为η时，第η级移位寄存单元的第一输入端的输入的信号为第n-1级移位寄存单元输出端输出的信号，第η级移位寄存单元的第二输入端输入的信号为第二脉冲信号。
[0007]第三方面，本申请实施例还提供了一种移位寄存器的驱动方法，所述方法包括:第一阶段，第i级移位寄存单元的第一输入端接收第1-Ι级移位寄存单元输出端输出的电压信号，使得所述第一电压端输入的电压信号传入所述第三晶体管的栅极，第二电压端输入的信号传入所述第四晶体管的栅极，所述第i级移位寄存单元的输出端输出第一时钟信号;第二阶段，基于所述第一电容和所述第一时钟信号，使得所述第四晶体管开启，所述第i级移位寄存单元的输出端输出所述第一时钟信号;第三阶段，第i级移位寄存单元的第二输入端接收第i+Ι级移位寄存单元输出端的输出信号，使得所述第二电压端的输出电压信号传入所述第二晶体管的栅极和所述第三晶体管的栅极，所述第一电压端输出的电压信号传入第四晶体管的栅极，所述第i级移位寄存单元的输出端输出所述第一电压端的电压信号。
[0008]第四方面，本申请实施例还提供了一种显示装置，包括上述的移位寄存器。本申请提供的移位寄存单元，通过把上下级移位寄存单元的输出信号分别作为第一输入端的输入信号和第二输入端的输入信号，对该移位寄存单元进行置位复位，从而实现输入信号的移位，简化了电路结构，降低移位寄存器的成本。
【附图说明】
[0009]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显:
[0010]图1示出了根据本申请的移位寄存单元的一个实施例的电路图；
[0011]图2示出了图1中各个信号的波形图；
[0012]图3示出了根据本申请的移位寄存单元的另一个实施例的电路图；
[0013]图4示出了图3中各个信号的波形图；
[0014]图5示出了根据本申请的移位寄存器的一个实施例的结构图。
【具体实施方式】
[0015]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
[0016]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0017]图1示出了根据本申请移位寄存单元的一个实施例的电路图。本实施例提供的移位寄存单元包括:第一电容C1、第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6。
[0018]第一晶体管Ml的第一极电连接第一电压端VGH，第一晶体管Ml的栅极电连接第六晶体管M6的第二极，第一晶体管Ml的第二极电连接第二晶体管M2的栅极。
[0019]第二晶体管M2的第一极电连接第一电压端VGH，第二晶体管M2的第二极电连接第四晶体管M4的栅极。
[0020]第三晶体管M3的第一极电连接第一电压端VGH，第三晶体管M3的栅极电连接第一晶体管Ml的第二极，第三晶体管M3的第二极电连接输出端GN。
[0021 ]第四晶体管M4的第一极接收第一时钟信号CK1，第四晶体管M4的第二极电连接输出端GN。
[0022]第五晶体管M5的第一极电连接第二电压端VGL，第五晶体管M5的栅极电连接第二输入端GN+1，第五晶体管M5的第二极电连接第三晶体管M3的栅极。
[0023 ]第六晶体管M6的第一极电连接第二电压端VGL，第六晶体管M6的栅极电连接第一输入端GN-1，第六晶体管M6的第二极电连接第四晶体管M4的栅极。
[0024]第一电容C1分别与输出端GN和第四晶体管M4的栅电连接。
[0025]为了方便说明，这里将第一晶体管Ml的第二极、第二晶体管M2的栅极、第三晶体管M3的栅极和第五晶体管M5的第二极电连接的点表示为N1节点，将第一晶体管Ml的栅极、第二晶体管M2的第二极、第一电容C1的其中一端、第四晶体管M4的栅极和第六晶体管M6的第二极电连接的点表示为N2节点，如图1所示。
[0026]在本实施例的一些可选的实现方式中，上述第一电压端VGH输入的电压信号的电压值高于第二电压端VGL输入的电压信号的电压值;上述第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6可以是PM0S晶体管或匪0S晶体管，但是与PM0S晶体管相比，NM0S晶体管的制造工艺较复杂，成本更高，因此，使用PM0S晶体管可以降低移位寄存单元的成本。
[0027]如图2所示，其示出了图1所示的移位寄存单元的第一时钟信号CK1、第一输入端GN-1、第二输入端GN+1以及输出端GN对应的信号波形图。在一些可选的实现方式中，图1所示的移位寄存单元可以作为包含η个级联移位寄存单元的移位寄存器的第i级移位寄存单元，其中Ki^n，与此相对应的，第i级移位寄存单元的第一输入端GN-1与第1-Ι级移位寄存单元输出端电连接，同时，第i级移位寄存单元的第二输入端GN+1与第i+Ι级移位寄存单元输出端电连接。
[0028]下面结合图2说明图1所示实施例的驱动方法。在描述驱动方法时，将以M1-M6均为PM0S晶体管为例进行说明。
[0029]在第一阶段T1内，第i级移位寄存单元的第一输入端GN-1接收第1-Ι级移位寄存单元输出端输出的电压信号，使得第一电压端VGH输入的电压信号传入第三晶体管M3的栅极，第二电压端VGL输入的信号传入第四晶体管M4的栅极，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说:在T1内，第一输入端GN-ι的信号为低电压信号，第二输入端GN+ 1的信号为高电压信号，CK1也为高电压信号;此时第五晶体管M5关闭，而第六晶体管M6开启；第二电压端VGL输入的低电压信号通过第六晶体管M6传入N2节点，使得第一晶体管M l和第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭；第一时钟信号CK1的高电压信号通过第四晶体管M4从输出端GN输出。
[0030]在第二阶段T2内，基于第一电容C1和第一时钟信号CK1，使得第四晶体管M4开启，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说，在T2内，第一输入端GN-1和第二输入端GN+1的信号均为高电压信号，均无法控制与其相连接的晶体管开启；第一时钟信号CK1由高电压信号转为低电压信号，在第一电容C1的耦合作用下，N2节点的电位变得更低，使得第一晶体管Ml和第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭；第一时钟信号CK1的低电压信号通过第四晶体管M4从输出端GN输出。
[0031]在第三阶段T3内，第i级移位寄存单元的第二输入端GN+1接收第i+Ι级移位寄存单元输出端的输出信号，使得第二电压端VGL的输出电压信号传入第二晶体管M2的栅极和第三晶体管M3的栅极，第一电压端VGH输出的电压信号传入第四晶体管M4的栅极，所述第i级移位寄存单元的输出端GN输出第一电压端VGH的电压信号。具体来说，在T3内，第一输入端GN-1的信号为高电压信号，第二输入端GN+1的信号为低电压信号;此时第五晶体管M5开启，而第六晶体管M6关闭；第二电压端VGL输入的低电压信号通过第五晶体管M5传入N1节点，使得第二晶体管M2和第三晶体管M3开启；第一电压端VGH输入的高电压信号通过第二晶体管M2传入N2节点，导致第四晶体管M4关闭；第一电压端VGH的高电压信号通过第三晶体管M3从输出端GN输出。至此输出端GN输出的信号实现移位，如图2所示。
[0032]需要说明的是，第一输入端GN-1的信号和第二输入端GN+1的信号分别为该移位寄存单元的上下级的移位寄存单元的输出信号。
[0033]本申请实施例所提供的移位寄存单元，通过第一输入端GN-1的信号控制N1节点为高电压、N2节点为低电压，使得输出端GN输出第一时钟信号CK1的信号，第二输入端GN+1的信号控制N1节点为低电压、N2节点为高电压，使得输出端GN不能输出第一时钟信号CK1的信号，这种通过把上下级移位寄存单元的输出信号分别作为该移位寄存单元的第一输入端和第二输入端的输入信号来实现信号移位的方法，能够有效的简化电路结构，降低移位寄存器的成本。
[0034]图3示出了根据本申请移位寄存单元的另一个实施例的电路图。如图3所示，该移位寄存单元的电路图包括:第一电容C1、第二电容C2、第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。该电路图通过在图1的基础上增加了第二电容C2、第七晶体管M7和第八晶体管M8，进一步提高电路的稳定性。
[0035]其中，上述第七晶体管M7的第一极电连接上述第二电压端VGL，第七晶体管M7的栅极电连接第二时钟信号CK2，第七晶体管M7的第二极电连接第三晶体管M3的栅极。上述第八晶体管M8的第一极电连接第一晶体管Ml的栅极和第六晶体管M6的第二极，第八晶体管M8的栅极电连接上述第二电压端VGL，第八晶体管M8的第二极电连接第二晶体管M2的第二极和第四晶体管M4的栅极。上述第二电容C2的两端分别电连接上述第一电压端VGH和第三晶体管M3的栅极。
[0036]在本实施例的一些可选的实现方式中，上述第七晶体管M7和第八晶体管M8也是PM0S晶体管。
[0037]为了方便说明，这里将二电容C2的其中一端，第一晶体管Ml的第二极、第二晶体管M2的栅极、第三晶体管M3的栅极、第五晶体管M5的第二极和第七晶体管M7的第二极电连接的点表示为N1节点，将第二晶体管M2的第二极、第一电容C1的其中一端、第四晶体管M4的栅极和第八晶体管M8的第二极电连接的点表示为N2节点，将第一晶体管Ml的栅极、第五晶体管M5的第二极、第八晶体管M8的第一极电连接的点表示为N3节点，如图3所示。
[0038]如图4所示，其示出了图1所示的移位寄存单元的第一时钟信号CK1、第二时钟信号CK2、第一输入端GN-1、第二输入端GN+1以及输出端GN对应的信号波形图。在一些可选的实现方式中，图1所示的移位寄存单元可以作为包含η个级联移位寄存单元的移位寄存器的第i级移位寄存单元，其中1 Sign。
[0039]下面结合图4说明图3所示实施例的驱动方法。在描述驱动方法时，将以M1-M8均为PM0S晶体管为例进行说明。
[0040]在第一阶段T1内，第i级移位寄存单元的第一输入端GN-1接收第1-Ι级移位寄存单元输出端输出的电压信号，使得第一电压端VGH输入的电压信号传入第三晶体管M3的栅极，第二电压端VGL输入的信号传入第四晶体管M4的栅极，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说:在T1内，第一输入端GN-ι的信号为低电压信号，第二输入端GN+ 1的信号为高电压信号，CK1也为高电压信号;此时第五晶体管M5关闭，而第六晶体管M6开启；第二电压端VGL输入的低电压信号通过第六晶体管M6传入N3节点，使得第一晶体管Ml开启，第八晶体管M8在第二电压端VGL的低电压信号作用下开启，上述第二电压端VGL输入的低电压信号还可以通过第六晶体管M6和第八晶体管M8传入N2节点，第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭;第一时钟信号CK1的高电压信号通过第四晶体管M4从输出端GN输出。
[0041 ]在第二阶段T2内，基于第一电容C1和第一时钟信号CK1，使得第四晶体管M4开启，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说，在T2内，第一输入端GN-1和第二输入端GN+1的信号均为高电压信号，均无法控制与其相连接的晶体管开启；第一时钟信号CK1由高电压信号转为低电压信号，在第一电容C1的耦合作用下，N2节点的电位变得更低，此时第八晶体管M8起到了限流的作用，阻碍了 N3节点对N2节点电位的分享，保证输出时刻N2节点较低的电压，使得第四晶体管M4开启;此时第一时钟信号CK1的低电压信号通过第四晶体管M4从输出端GN输出；与此同时，在第二电容C2的作用下，第一电压端VGH的高电压信号使得第三晶体管M3完全断开，不会影响输出端GN输出信号的稳定性。
[0042]在第三阶段T3R，第i级移位寄存单元的第二输入端GN+1接收第i+Ι级移位寄存单元输出端的输出信号，使得第二电压端VGL的输出电压信号传入第二晶体管M2的栅极和第三晶体管M3的栅极，第一电压端VGH输出的电压信号传入第四晶体管M4的栅极，所述第i级移位寄存单元的输出端GN输出第一电压端VGH的电压信号。具体来说，在T3内，第一输入端GN-1的信号为高电压信号，第二输入端GN+1的信号为低电压信号;此时第五晶体管M5开启，而第六晶体管M6关闭；第二电压端VGL输入的低电压信号通过第五晶体管M5传入N1节点，使得第二晶体管M2和第三晶体管M3开启；第一电压端VGH输入的高电压信号通过第二晶体管M2传入N2节点，导致第四晶体管M4关闭；第一电压端VGH的高电压信号通过第三晶体管M3从输出端GN输出。至此输出端GN输出的信号实现移位，如图2所示。
[0043]在本实施例中，上述第二时钟信号CK2的低电压信号传入第七晶体管M7的栅极，使得第二电压端VGL的低电压信号周期性的传入N1节点，保证了 N1节点低电压的稳定性，进而提尚了该移位寄存单7Π电路的稳定性。
[0044]本申请实施例所提供的移位寄存单元，通过第八晶体管M8对N2节点限流的作用和第二电容C2对N1节点电位保持的作用，提高了电路的稳定性，使得输出端GN输出稳定信号；而第二时钟信号CK2通过第七晶体管M7，周期性的向N1节点传入低电压信号，保证了N1节点低电压的稳定性，进一步提尚了该移位寄存单兀电路的稳定性。
[0045]本申请实施例还提供了了一种移位寄存器，参考图5，该图为本申请提供的一种移位寄存器的结构图。该移位寄存器包括多级如图1或图3所示的移位寄存单元，分别为第1级移位寄存单元、第2级移位寄存单元、第3级移位寄存单元、第n-Ι级移位寄存单元、第η级移位寄存单元，它们的输出信号分别为6肌、6吧、6吧、6他-1、6他。
[0046]在本实施例中，除了第1级移位寄存单元和第η级移位寄存单元之外，第i级移位寄存单元的第一输入端GN-1输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端GN+1输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中η为所述移位寄存器包括的移位寄存单元的级数，i为大于1且小于η的整数。
[0047]当i为1时，即第1级移位寄存单元的第一输入端GN-1输入的信号为第一脉冲信号STV1，第1级移位 寄存单元的第二输入端GN+1输入的信号为第2级移位寄存单元输出端输出的信号；当i为η时，即第η级移位寄存单元的第一输入端GN-1输入的信号为第n-Ι级移位寄存单元输出端输出的信号，第η级移位寄存单元的第二输入端GN+1输入的信号为第二脉冲信号STV2。其中，第一脉冲信号STV1和第二脉冲信号STV2为触发信号。
[0048]在本实施例的一些可选的实现方式中，第二脉冲信号STV2等于第一脉冲信号STV1，或者第二脉冲信号STV2为第一脉冲信号STV1延迟预定时间形成的信号。
[0049]在本实施例的一些可选的实现方式中，当η为3时，即移位寄存器包括3级如图1或图3所示的移位寄存单元，分别为第1级移位寄存单元、第2级移位寄存单元和第3级移位寄存单元，它们的输出信号分别为GN1、GN2和GN3。第1级移位寄存单元的第一输入端GN-1输入的信号为第一脉冲信号STV1，第二输入端GN+1输入的信号为第2级移位寄存单元输出端输出的信号;第2级移位寄存单元的第一输入端GN-1的信号为第1级移位寄存单元输出端输出的信号，第2级移位寄存单元的第二输入端GN+1的输入信号为第3级移位寄存单元输出端输出的信号;第3级移位寄存单元的第一输入端GN-1输入的信号为第2级移位寄存单元输出端输出的信号，第二输入端GN+1输入的信号为第二脉冲信号STV2。
[0050]在本实施例中，与奇数级移位寄存单元电连接的第一时钟信号CK1和第二时钟信号CK2分别为CK1-1和CK2-1，与偶数级移位寄存单元电连接的第一时钟信号CK1和第二时钟信号CK2分别为CK1-2和CK2-2。
[0051]在本实施例中的一些可选的实现方式中，CK1-1和CK1-2相差1/2时钟周期，CK2-1和CK2-2也相差1/2时钟周期。
[0052]需要说明的是，图5所示为一个完整的移位寄存器，其能完成一个完整周期内的移位。假设显示面板中需要扫描的行数为η，为该移位寄存器提供第一时钟信号CK1和第二时钟信号CK2，以及触发信号第一脉冲信号STV1和第二脉冲信号STV2，即可完成一个完整周期内的移位，即η行的移位。
[0053]此外，本申请实施例还提供一种显示装置，包括上述实施例中的移位寄存器。显示装置中移位寄存器的具体结构和原理与上述实施例相同，这里不再赘述。
[0054]以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
【主权项】
1.一种移位寄存单元，其特征在于，包括第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管； 其中，所述第一晶体管的第一极电连接第一电压端，所述第一晶体管的栅极电连接所述第六晶体管的第二极，所述第一晶体管的第二极电连接所述第二晶体管的栅极； 所述第二晶体管的第一极电连接所述第一电压端，所述第二晶体管的栅极电连接所述第三晶体管的栅极，所述第二晶体管的第二极电连接所述第四晶体管的栅极； 所述第三晶体管的第一极电连接所述第一电压端，所述第三晶体管的栅极电连接所述第五晶体管的第二极，所述第三晶体管的第二极电连接输出端； 所述第四晶体管的第一极接收第一时钟信号，所述第四晶体管的第二极电连接所述输出立而; 所述第五晶体管的第一极电连接第二电压端，所述第五晶体管的栅极电连接第二输入端，所述第五晶体管的第二极电连接所述第一晶体管的第二极； 所述第六晶体管的第一极电连接所述第二电压端，所述第六晶体管的栅极电连接第一输入端，所述第六晶体管的第二极电连接所述第四晶体管的栅极； 所述第一电容的两端分别电连接所述输出端和所述第四晶体管的栅极。2.根据权利要求1所述的移位寄存单元，其特征在于，还包括第七晶体管； 所述第七晶体管的第一极电连接所述第二电压端，所述第七晶体管的栅极接收所述第二时钟信号，所述第七晶体管的第二极电连接所述第三晶体管的栅极。3.根据权利要求1所述的移位寄存单元，其特征在于，还包括第八晶体管； 所述第八晶体管的第一极电连接所述第一晶体管的栅极和所述第六晶体管的第二极，所述第八晶体管的栅极电连接所述第二电压端，所述第八晶体管的第二极电连接所述第二晶体管的第二极和所述第四晶体管的栅极。4.根据权利要求1所述的移位寄存单元，其特征在于，还包括第二电容； 第二电容的两端分别电连接所述第一电压端和所述第三晶体管的栅极。5.根据权利要求3所述的移位寄存单元，其特征在于: 所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管均是PMOS晶体管；以及 所述第一电压端输入的电压信号的电压值高于所述第二电压端输入的电压信号的电压值。6.—种移位寄存器，其特征在于，包括多级如权利要求1-4任意一项所述的移位寄存单元； 第i级移位寄存单元的第一输入端输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中，i为大于1且小于η的整数，η为所述移位寄存器包括的移位寄存单元的级数； 当i为1时，第1级移位寄存单元的第一输入端输入的信号为第一脉冲信号，第1级移位寄存单元第二输入端输入的信号为第2级移位寄存单元输出端输出的信号； 当i为η时，第η级移位寄存单元的第一输入端的输入的信号为第n-Ι级移位寄存单元输出端输出的信号，第η级移位寄存单元的第二输入端输入的信号为第二脉冲信号。7.根据权利要求6所述的移位寄存器，其特征在于: 所述第二脉冲信号等于所述第一脉冲信号;或者 所述第二脉冲信号为所述第一脉冲信号延迟预定时间形成的信号。8.—种移位寄存器的驱动方法，用于驱动如权利要求6所述的移位寄存器中的各所述移位寄存单元，其特征在于，所述方法包括: 第一阶段，第i级移位寄存单元的第一输入端接收第1-Ι级移位寄存单元输出端输出的电压信号，使得所述第一电压端输入的电压信号传入所述第三晶体管的栅极，第二电压端输入的信号传入所述第四晶体管的栅极，所述第i级移位寄存单元的输出端输出第一时钟信号； 第二阶段，基于所述第一电容和所述第一时钟信号，使得所述第四晶体管开启，所述第i级移位寄存单元的输出端输出所述第一时钟信号； 第三阶段，第i级移位寄存单元的第二输入端接收第i+1级移位寄存单元输出端的输出信号，使得所述第二电压端的输出电压信号传入所述第二晶体管的栅极和所述第三晶体管的栅极，所述第一电压端输出的电压信号传入所述第四晶体管的栅极，所述第i级移位寄存单元的输出端输出所述第一电压端的电压信号。9.根据权利要求8所述的移位寄存器的驱动方法，其特征在于，所述第一阶段具体包括: 所述第六晶体管的栅极接收所述第一输入端输入的信号，所述第六晶体管开启，所述第二电压端输入的电压信号通过所述第六晶体管传入所述第一晶体管的栅极，所述第一晶体管开启，使得所述第一电压端的输入信号经过所述第一晶体管传入所述第二晶体管和第三晶体管的栅极，使得所述第二晶体管和第三晶体管关闭； 所述第二电压端输入的电压信号经过所述第六晶体管传入所述第四晶体管的栅极，使得所述第四晶体管开启，所述第i级移位寄存单元的输出端输出所述第一时钟信号。10.根据权利要求8所述的移位寄存器的驱动方法，其特征在于，所述第三阶段具体包括: 所述第五晶体管的栅极接收所述第二输入端输入的信号，所述第五晶体管开启，所述第二电压端输入的电压信号通过所述第五晶体管传入所述第二晶体管的栅极，所述第二晶体管开启，使得第一电压端输入的电压信号传入所述第四晶体管的栅极，所述第四晶体管关闭；所述第二电压端输入的电压信号通过所述第五晶体管传入所述第三晶体管的栅极，使得所述第三晶体管开启，所述第i级移位寄存单元的输出端输出所述第一电压端的电压信号。11.一种显示装置，其特征在于，包括如权利要求6或7所述的移位寄存器。
【专利摘要】本申请公开了一种移位寄存单元，包括第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，还包括第一输入端和第二输入端、第一电压端和第二电压端、第一时钟信号，该移位寄存单元通过第一时钟信号、第一电压端和第二电压端的电压信号控制电路中晶体管的开启和关闭，最终实现输入信号的移位。本申请通过将上下级移位寄存单元的输出信号分别作为移位寄存单元的第一输入端和第二输入端，简化了移位寄存单元的电路结构，降低移位寄存器的成本。
【IPC分类】G11C19/28, G09G3/32
【公开号】CN105489245
【申请号】CN201510823774
【发明人】孙阔, 邹文晖
【申请人】上海天马有机发光显示技术有限公司, 天马微电子股份有限公司
【公开日】2016年4月13日
【申请日】2015年11月24日
【技术领域】
[0001]本申请涉及有机发光显示领域，尤其涉及一种移位寄存单元、移位寄存器及其驱动方法和包括该移位寄存器的显示装置。
【背景技术】
[0002]有机发光二极管(Organic Light Emitting D1de，0LED)是一种利用有机半导体材料在电流的驱动下产生的可逆变色来实现显示的技术。0LED具有超轻、超薄、亮度大、低功耗、可弯曲、成本低和发光效率高等优点，有着巨大的发展潜力。有源0LED(ActiveMatrix 0LED，AM0LED)可以将驱动电路和显示阵列集成在同一基板上，具有集成度高、功耗低、亮度高等优点，适合大面积显示，成为0LED发展的趋势。
[0003]目前，AM0LED通过将驱动电路内藏于显示屏上来达到高集成和小型化的目的。因此，在保证AM0LED的输出信号稳定性的同时尽可能的简化电路，缩小电路集成时需要占据的面积，成为0LED发展的一个重要的方向。
【发明内容】
[0004]本申请的目的在于提出一种移位寄存单元、移位寄存器以及显示装置，来解决以上【背景技术】部分提到的技术问题。
[0005]第一方面，本申请实施例提供了一种移位寄存单元，所述移位寄存单元包括第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管;其中，所述第一晶体管的第一极电连接第一电压端，所述第一晶体管的栅极电连接所述第六晶体管的第二极，所述第一晶体管的第二极电连接所述第二晶体管的栅极;所述第二晶体管的第一极电连接所述第一电压端，所述第二晶体管的栅极电连接所述第三晶体管的栅极，所述第二晶体管的第二极电连接所述第四晶体管的栅极;所述第三晶体管的第一极电连接所述第一电压端，所述第三晶体管的栅极电连接所述第五晶体管的第二极，所述第三晶体管的第二极电连接输出端;所述第四晶体管的第一极接收第一时钟信号，所述第四晶体管的第二极电连接所述输出端;所述第五晶体管的第一极电连接第二电压端，所述第五晶体管的栅极电连接第二输入端，所述第五晶体管的第二极电连接所述第一晶体管的第二极;所述第六晶体管的第一极电连接所述第二电压端，所述第六晶体管的栅极电连接第一输入端，所述第六晶体管的第二极电连接所述第四晶体管的栅极;所述第一电容的两端分别电连接所述输出端和所述第四晶体管的栅极。
[0006]第二方面，本申请实施例还提供了一种移位寄存器，包括多级上述的移位寄存单元;第i级移位寄存单元的第一输入端输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中，i为大于1且小于η的整数，η为所述移位寄存器包括的移位寄存单元的级数；当i为1时，第1级移位寄存单元的第一输入端输入的信号为第一脉冲信号，第1级移位寄存单元第二输入端输入的信号为第2级移位寄存单元输出端输出的信号；当i为η时，第η级移位寄存单元的第一输入端的输入的信号为第n-1级移位寄存单元输出端输出的信号，第η级移位寄存单元的第二输入端输入的信号为第二脉冲信号。
[0007]第三方面，本申请实施例还提供了一种移位寄存器的驱动方法，所述方法包括:第一阶段，第i级移位寄存单元的第一输入端接收第1-Ι级移位寄存单元输出端输出的电压信号，使得所述第一电压端输入的电压信号传入所述第三晶体管的栅极，第二电压端输入的信号传入所述第四晶体管的栅极，所述第i级移位寄存单元的输出端输出第一时钟信号;第二阶段，基于所述第一电容和所述第一时钟信号，使得所述第四晶体管开启，所述第i级移位寄存单元的输出端输出所述第一时钟信号;第三阶段，第i级移位寄存单元的第二输入端接收第i+Ι级移位寄存单元输出端的输出信号，使得所述第二电压端的输出电压信号传入所述第二晶体管的栅极和所述第三晶体管的栅极，所述第一电压端输出的电压信号传入第四晶体管的栅极，所述第i级移位寄存单元的输出端输出所述第一电压端的电压信号。
[0008]第四方面，本申请实施例还提供了一种显示装置，包括上述的移位寄存器。本申请提供的移位寄存单元，通过把上下级移位寄存单元的输出信号分别作为第一输入端的输入信号和第二输入端的输入信号，对该移位寄存单元进行置位复位，从而实现输入信号的移位，简化了电路结构，降低移位寄存器的成本。
【附图说明】
[0009]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显:
[0010]图1示出了根据本申请的移位寄存单元的一个实施例的电路图；
[0011]图2示出了图1中各个信号的波形图；
[0012]图3示出了根据本申请的移位寄存单元的另一个实施例的电路图；
[0013]图4示出了图3中各个信号的波形图；
[0014]图5示出了根据本申请的移位寄存器的一个实施例的结构图。
【具体实施方式】
[0015]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
[0016]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0017]图1示出了根据本申请移位寄存单元的一个实施例的电路图。本实施例提供的移位寄存单元包括:第一电容C1、第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6。
[0018]第一晶体管Ml的第一极电连接第一电压端VGH，第一晶体管Ml的栅极电连接第六晶体管M6的第二极，第一晶体管Ml的第二极电连接第二晶体管M2的栅极。
[0019]第二晶体管M2的第一极电连接第一电压端VGH，第二晶体管M2的第二极电连接第四晶体管M4的栅极。
[0020]第三晶体管M3的第一极电连接第一电压端VGH，第三晶体管M3的栅极电连接第一晶体管Ml的第二极，第三晶体管M3的第二极电连接输出端GN。
[0021 ]第四晶体管M4的第一极接收第一时钟信号CK1，第四晶体管M4的第二极电连接输出端GN。
[0022]第五晶体管M5的第一极电连接第二电压端VGL，第五晶体管M5的栅极电连接第二输入端GN+1，第五晶体管M5的第二极电连接第三晶体管M3的栅极。
[0023 ]第六晶体管M6的第一极电连接第二电压端VGL，第六晶体管M6的栅极电连接第一输入端GN-1，第六晶体管M6的第二极电连接第四晶体管M4的栅极。
[0024]第一电容C1分别与输出端GN和第四晶体管M4的栅电连接。
[0025]为了方便说明，这里将第一晶体管Ml的第二极、第二晶体管M2的栅极、第三晶体管M3的栅极和第五晶体管M5的第二极电连接的点表示为N1节点，将第一晶体管Ml的栅极、第二晶体管M2的第二极、第一电容C1的其中一端、第四晶体管M4的栅极和第六晶体管M6的第二极电连接的点表示为N2节点，如图1所示。
[0026]在本实施例的一些可选的实现方式中，上述第一电压端VGH输入的电压信号的电压值高于第二电压端VGL输入的电压信号的电压值;上述第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6可以是PM0S晶体管或匪0S晶体管，但是与PM0S晶体管相比，NM0S晶体管的制造工艺较复杂，成本更高，因此，使用PM0S晶体管可以降低移位寄存单元的成本。
[0027]如图2所示，其示出了图1所示的移位寄存单元的第一时钟信号CK1、第一输入端GN-1、第二输入端GN+1以及输出端GN对应的信号波形图。在一些可选的实现方式中，图1所示的移位寄存单元可以作为包含η个级联移位寄存单元的移位寄存器的第i级移位寄存单元，其中Ki^n，与此相对应的，第i级移位寄存单元的第一输入端GN-1与第1-Ι级移位寄存单元输出端电连接，同时，第i级移位寄存单元的第二输入端GN+1与第i+Ι级移位寄存单元输出端电连接。
[0028]下面结合图2说明图1所示实施例的驱动方法。在描述驱动方法时，将以M1-M6均为PM0S晶体管为例进行说明。
[0029]在第一阶段T1内，第i级移位寄存单元的第一输入端GN-1接收第1-Ι级移位寄存单元输出端输出的电压信号，使得第一电压端VGH输入的电压信号传入第三晶体管M3的栅极，第二电压端VGL输入的信号传入第四晶体管M4的栅极，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说:在T1内，第一输入端GN-ι的信号为低电压信号，第二输入端GN+ 1的信号为高电压信号，CK1也为高电压信号;此时第五晶体管M5关闭，而第六晶体管M6开启；第二电压端VGL输入的低电压信号通过第六晶体管M6传入N2节点，使得第一晶体管M l和第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭；第一时钟信号CK1的高电压信号通过第四晶体管M4从输出端GN输出。
[0030]在第二阶段T2内，基于第一电容C1和第一时钟信号CK1，使得第四晶体管M4开启，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说，在T2内，第一输入端GN-1和第二输入端GN+1的信号均为高电压信号，均无法控制与其相连接的晶体管开启；第一时钟信号CK1由高电压信号转为低电压信号，在第一电容C1的耦合作用下，N2节点的电位变得更低，使得第一晶体管Ml和第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭；第一时钟信号CK1的低电压信号通过第四晶体管M4从输出端GN输出。
[0031]在第三阶段T3内，第i级移位寄存单元的第二输入端GN+1接收第i+Ι级移位寄存单元输出端的输出信号，使得第二电压端VGL的输出电压信号传入第二晶体管M2的栅极和第三晶体管M3的栅极，第一电压端VGH输出的电压信号传入第四晶体管M4的栅极，所述第i级移位寄存单元的输出端GN输出第一电压端VGH的电压信号。具体来说，在T3内，第一输入端GN-1的信号为高电压信号，第二输入端GN+1的信号为低电压信号;此时第五晶体管M5开启，而第六晶体管M6关闭；第二电压端VGL输入的低电压信号通过第五晶体管M5传入N1节点，使得第二晶体管M2和第三晶体管M3开启；第一电压端VGH输入的高电压信号通过第二晶体管M2传入N2节点，导致第四晶体管M4关闭；第一电压端VGH的高电压信号通过第三晶体管M3从输出端GN输出。至此输出端GN输出的信号实现移位，如图2所示。
[0032]需要说明的是，第一输入端GN-1的信号和第二输入端GN+1的信号分别为该移位寄存单元的上下级的移位寄存单元的输出信号。
[0033]本申请实施例所提供的移位寄存单元，通过第一输入端GN-1的信号控制N1节点为高电压、N2节点为低电压，使得输出端GN输出第一时钟信号CK1的信号，第二输入端GN+1的信号控制N1节点为低电压、N2节点为高电压，使得输出端GN不能输出第一时钟信号CK1的信号，这种通过把上下级移位寄存单元的输出信号分别作为该移位寄存单元的第一输入端和第二输入端的输入信号来实现信号移位的方法，能够有效的简化电路结构，降低移位寄存器的成本。
[0034]图3示出了根据本申请移位寄存单元的另一个实施例的电路图。如图3所示，该移位寄存单元的电路图包括:第一电容C1、第二电容C2、第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。该电路图通过在图1的基础上增加了第二电容C2、第七晶体管M7和第八晶体管M8，进一步提高电路的稳定性。
[0035]其中，上述第七晶体管M7的第一极电连接上述第二电压端VGL，第七晶体管M7的栅极电连接第二时钟信号CK2，第七晶体管M7的第二极电连接第三晶体管M3的栅极。上述第八晶体管M8的第一极电连接第一晶体管Ml的栅极和第六晶体管M6的第二极，第八晶体管M8的栅极电连接上述第二电压端VGL，第八晶体管M8的第二极电连接第二晶体管M2的第二极和第四晶体管M4的栅极。上述第二电容C2的两端分别电连接上述第一电压端VGH和第三晶体管M3的栅极。
[0036]在本实施例的一些可选的实现方式中，上述第七晶体管M7和第八晶体管M8也是PM0S晶体管。
[0037]为了方便说明，这里将二电容C2的其中一端，第一晶体管Ml的第二极、第二晶体管M2的栅极、第三晶体管M3的栅极、第五晶体管M5的第二极和第七晶体管M7的第二极电连接的点表示为N1节点，将第二晶体管M2的第二极、第一电容C1的其中一端、第四晶体管M4的栅极和第八晶体管M8的第二极电连接的点表示为N2节点，将第一晶体管Ml的栅极、第五晶体管M5的第二极、第八晶体管M8的第一极电连接的点表示为N3节点，如图3所示。
[0038]如图4所示，其示出了图1所示的移位寄存单元的第一时钟信号CK1、第二时钟信号CK2、第一输入端GN-1、第二输入端GN+1以及输出端GN对应的信号波形图。在一些可选的实现方式中，图1所示的移位寄存单元可以作为包含η个级联移位寄存单元的移位寄存器的第i级移位寄存单元，其中1 Sign。
[0039]下面结合图4说明图3所示实施例的驱动方法。在描述驱动方法时，将以M1-M8均为PM0S晶体管为例进行说明。
[0040]在第一阶段T1内，第i级移位寄存单元的第一输入端GN-1接收第1-Ι级移位寄存单元输出端输出的电压信号，使得第一电压端VGH输入的电压信号传入第三晶体管M3的栅极，第二电压端VGL输入的信号传入第四晶体管M4的栅极，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说:在T1内，第一输入端GN-ι的信号为低电压信号，第二输入端GN+ 1的信号为高电压信号，CK1也为高电压信号;此时第五晶体管M5关闭，而第六晶体管M6开启；第二电压端VGL输入的低电压信号通过第六晶体管M6传入N3节点，使得第一晶体管Ml开启，第八晶体管M8在第二电压端VGL的低电压信号作用下开启，上述第二电压端VGL输入的低电压信号还可以通过第六晶体管M6和第八晶体管M8传入N2节点，第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭;第一时钟信号CK1的高电压信号通过第四晶体管M4从输出端GN输出。
[0041 ]在第二阶段T2内，基于第一电容C1和第一时钟信号CK1，使得第四晶体管M4开启，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说，在T2内，第一输入端GN-1和第二输入端GN+1的信号均为高电压信号，均无法控制与其相连接的晶体管开启；第一时钟信号CK1由高电压信号转为低电压信号，在第一电容C1的耦合作用下，N2节点的电位变得更低，此时第八晶体管M8起到了限流的作用，阻碍了 N3节点对N2节点电位的分享，保证输出时刻N2节点较低的电压，使得第四晶体管M4开启;此时第一时钟信号CK1的低电压信号通过第四晶体管M4从输出端GN输出；与此同时，在第二电容C2的作用下，第一电压端VGH的高电压信号使得第三晶体管M3完全断开，不会影响输出端GN输出信号的稳定性。
[0042]在第三阶段T3R，第i级移位寄存单元的第二输入端GN+1接收第i+Ι级移位寄存单元输出端的输出信号，使得第二电压端VGL的输出电压信号传入第二晶体管M2的栅极和第三晶体管M3的栅极，第一电压端VGH输出的电压信号传入第四晶体管M4的栅极，所述第i级移位寄存单元的输出端GN输出第一电压端VGH的电压信号。具体来说，在T3内，第一输入端GN-1的信号为高电压信号，第二输入端GN+1的信号为低电压信号;此时第五晶体管M5开启，而第六晶体管M6关闭；第二电压端VGL输入的低电压信号通过第五晶体管M5传入N1节点，使得第二晶体管M2和第三晶体管M3开启；第一电压端VGH输入的高电压信号通过第二晶体管M2传入N2节点，导致第四晶体管M4关闭；第一电压端VGH的高电压信号通过第三晶体管M3从输出端GN输出。至此输出端GN输出的信号实现移位，如图2所示。
[0043]在本实施例中，上述第二时钟信号CK2的低电压信号传入第七晶体管M7的栅极，使得第二电压端VGL的低电压信号周期性的传入N1节点，保证了 N1节点低电压的稳定性，进而提尚了该移位寄存单7Π电路的稳定性。
[0044]本申请实施例所提供的移位寄存单元，通过第八晶体管M8对N2节点限流的作用和第二电容C2对N1节点电位保持的作用，提高了电路的稳定性，使得输出端GN输出稳定信号；而第二时钟信号CK2通过第七晶体管M7，周期性的向N1节点传入低电压信号，保证了N1节点低电压的稳定性，进一步提尚了该移位寄存单兀电路的稳定性。
[0045]本申请实施例还提供了了一种移位寄存器，参考图5，该图为本申请提供的一种移位寄存器的结构图。该移位寄存器包括多级如图1或图3所示的移位寄存单元，分别为第1级移位寄存单元、第2级移位寄存单元、第3级移位寄存单元、第n-Ι级移位寄存单元、第η级移位寄存单元，它们的输出信号分别为6肌、6吧、6吧、6他-1、6他。
[0046]在本实施例中，除了第1级移位寄存单元和第η级移位寄存单元之外，第i级移位寄存单元的第一输入端GN-1输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端GN+1输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中η为所述移位寄存器包括的移位寄存单元的级数，i为大于1且小于η的整数。
[0047]当i为1时，即第1级移位寄存单元的第一输入端GN-1输入的信号为第一脉冲信号STV1，第1级移位 寄存单元的第二输入端GN+1输入的信号为第2级移位寄存单元输出端输出的信号；当i为η时，即第η级移位寄存单元的第一输入端GN-1输入的信号为第n-Ι级移位寄存单元输出端输出的信号，第η级移位寄存单元的第二输入端GN+1输入的信号为第二脉冲信号STV2。其中，第一脉冲信号STV1和第二脉冲信号STV2为触发信号。
[0048]在本实施例的一些可选的实现方式中，第二脉冲信号STV2等于第一脉冲信号STV1，或者第二脉冲信号STV2为第一脉冲信号STV1延迟预定时间形成的信号。
[0049]在本实施例的一些可选的实现方式中，当η为3时，即移位寄存器包括3级如图1或图3所示的移位寄存单元，分别为第1级移位寄存单元、第2级移位寄存单元和第3级移位寄存单元，它们的输出信号分别为GN1、GN2和GN3。第1级移位寄存单元的第一输入端GN-1输入的信号为第一脉冲信号STV1，第二输入端GN+1输入的信号为第2级移位寄存单元输出端输出的信号;第2级移位寄存单元的第一输入端GN-1的信号为第1级移位寄存单元输出端输出的信号，第2级移位寄存单元的第二输入端GN+1的输入信号为第3级移位寄存单元输出端输出的信号;第3级移位寄存单元的第一输入端GN-1输入的信号为第2级移位寄存单元输出端输出的信号，第二输入端GN+1输入的信号为第二脉冲信号STV2。
[0050]在本实施例中，与奇数级移位寄存单元电连接的第一时钟信号CK1和第二时钟信号CK2分别为CK1-1和CK2-1，与偶数级移位寄存单元电连接的第一时钟信号CK1和第二时钟信号CK2分别为CK1-2和CK2-2。
[0051]在本实施例中的一些可选的实现方式中，CK1-1和CK1-2相差1/2时钟周期，CK2-1和CK2-2也相差1/2时钟周期。
[0052]需要说明的是，图5所示为一个完整的移位寄存器，其能完成一个完整周期内的移位。假设显示面板中需要扫描的行数为η，为该移位寄存器提供第一时钟信号CK1和第二时钟信号CK2，以及触发信号第一脉冲信号STV1和第二脉冲信号STV2，即可完成一个完整周期内的移位，即η行的移位。
[0053]此外，本申请实施例还提供一种显示装置，包括上述实施例中的移位寄存器。显示装置中移位寄存器的具体结构和原理与上述实施例相同，这里不再赘述。
[0054]以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
【主权项】
1.一种移位寄存单元，其特征在于，包括第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管； 其中，所述第一晶体管的第一极电连接第一电压端，所述第一晶体管的栅极电连接所述第六晶体管的第二极，所述第一晶体管的第二极电连接所述第二晶体管的栅极； 所述第二晶体管的第一极电连接所述第一电压端，所述第二晶体管的栅极电连接所述第三晶体管的栅极，所述第二晶体管的第二极电连接所述第四晶体管的栅极； 所述第三晶体管的第一极电连接所述第一电压端，所述第三晶体管的栅极电连接所述第五晶体管的第二极，所述第三晶体管的第二极电连接输出端； 所述第四晶体管的第一极接收第一时钟信号，所述第四晶体管的第二极电连接所述输出立而; 所述第五晶体管的第一极电连接第二电压端，所述第五晶体管的栅极电连接第二输入端，所述第五晶体管的第二极电连接所述第一晶体管的第二极； 所述第六晶体管的第一极电连接所述第二电压端，所述第六晶体管的栅极电连接第一输入端，所述第六晶体管的第二极电连接所述第四晶体管的栅极； 所述第一电容的两端分别电连接所述输出端和所述第四晶体管的栅极。2.根据权利要求1所述的移位寄存单元，其特征在于，还包括第七晶体管； 所述第七晶体管的第一极电连接所述第二电压端，所述第七晶体管的栅极接收所述第二时钟信号，所述第七晶体管的第二极电连接所述第三晶体管的栅极。3.根据权利要求1所述的移位寄存单元，其特征在于，还包括第八晶体管； 所述第八晶体管的第一极电连接所述第一晶体管的栅极和所述第六晶体管的第二极，所述第八晶体管的栅极电连接所述第二电压端，所述第八晶体管的第二极电连接所述第二晶体管的第二极和所述第四晶体管的栅极。4.根据权利要求1所述的移位寄存单元，其特征在于，还包括第二电容； 第二电容的两端分别电连接所述第一电压端和所述第三晶体管的栅极。5.根据权利要求3所述的移位寄存单元，其特征在于: 所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管均是PMOS晶体管；以及 所述第一电压端输入的电压信号的电压值高于所述第二电压端输入的电压信号的电压值。6.—种移位寄存器，其特征在于，包括多级如权利要求1-4任意一项所述的移位寄存单元； 第i级移位寄存单元的第一输入端输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中，i为大于1且小于η的整数，η为所述移位寄存器包括的移位寄存单元的级数； 当i为1时，第1级移位寄存单元的第一输入端输入的信号为第一脉冲信号，第1级移位寄存单元第二输入端输入的信号为第2级移位寄存单元输出端输出的信号； 当i为η时，第η级移位寄存单元的第一输入端的输入的信号为第n-Ι级移位寄存单元输出端输出的信号，第η级移位寄存单元的第二输入端输入的信号为第二脉冲信号。7.根据权利要求6所述的移位寄存器，其特征在于: 所述第二脉冲信号等于所述第一脉冲信号;或者 所述第二脉冲信号为所述第一脉冲信号延迟预定时间形成的信号。8.—种移位寄存器的驱动方法，用于驱动如权利要求6所述的移位寄存器中的各所述移位寄存单元，其特征在于，所述方法包括: 第一阶段，第i级移位寄存单元的第一输入端接收第1-Ι级移位寄存单元输出端输出的电压信号，使得所述第一电压端输入的电压信号传入所述第三晶体管的栅极，第二电压端输入的信号传入所述第四晶体管的栅极，所述第i级移位寄存单元的输出端输出第一时钟信号； 第二阶段，基于所述第一电容和所述第一时钟信号，使得所述第四晶体管开启，所述第i级移位寄存单元的输出端输出所述第一时钟信号； 第三阶段，第i级移位寄存单元的第二输入端接收第i+1级移位寄存单元输出端的输出信号，使得所述第二电压端的输出电压信号传入所述第二晶体管的栅极和所述第三晶体管的栅极，所述第一电压端输出的电压信号传入所述第四晶体管的栅极，所述第i级移位寄存单元的输出端输出所述第一电压端的电压信号。9.根据权利要求8所述的移位寄存器的驱动方法，其特征在于，所述第一阶段具体包括: 所述第六晶体管的栅极接收所述第一输入端输入的信号，所述第六晶体管开启，所述第二电压端输入的电压信号通过所述第六晶体管传入所述第一晶体管的栅极，所述第一晶体管开启，使得所述第一电压端的输入信号经过所述第一晶体管传入所述第二晶体管和第三晶体管的栅极，使得所述第二晶体管和第三晶体管关闭； 所述第二电压端输入的电压信号经过所述第六晶体管传入所述第四晶体管的栅极，使得所述第四晶体管开启，所述第i级移位寄存单元的输出端输出所述第一时钟信号。10.根据权利要求8所述的移位寄存器的驱动方法，其特征在于，所述第三阶段具体包括: 所述第五晶体管的栅极接收所述第二输入端输入的信号，所述第五晶体管开启，所述第二电压端输入的电压信号通过所述第五晶体管传入所述第二晶体管的栅极，所述第二晶体管开启，使得第一电压端输入的电压信号传入所述第四晶体管的栅极，所述第四晶体管关闭；所述第二电压端输入的电压信号通过所述第五晶体管传入所述第三晶体管的栅极，使得所述第三晶体管开启，所述第i级移位寄存单元的输出端输出所述第一电压端的电压信号。11.一种显示装置，其特征在于，包括如权利要求6或7所述的移位寄存器。
【专利摘要】本申请公开了一种移位寄存单元，包括第一电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管，还包括第一输入端和第二输入端、第一电压端和第二电压端、第一时钟信号，该移位寄存单元通过第一时钟信号、第一电压端和第二电压端的电压信号控制电路中晶体管的开启和关闭，最终实现输入信号的移位。本申请通过将上下级移位寄存单元的输出信号分别作为移位寄存单元的第一输入端和第二输入端，简化了移位寄存单元的电路结构，降低移位寄存器的成本。
【IPC分类】G11C19/28, G09G3/32
【公开号】CN105489245
【申请号】CN201510823774
【发明人】孙阔, 邹文晖
【申请人】上海天马有机发光显示技术有限公司, 天马微电子股份有限公司
【公开日】2016年4月13日
【申请日】2015年11月24日
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