Vdmos沟槽刻蚀方法及vdmos的制作方法
Vdmos沟槽刻蚀方法及vdmos的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种VDM0S沟槽刻蚀方法及VDM0S。
【背景技术】
[0002]对于沟槽VDM0S来说，沟槽刻蚀是非常重要的一个步骤，沟槽的形貌(侧壁陡直度/沟槽底部形貌等)对于产品关键电性参数如IDSS(源漏间漏电)/IGSS(栅源间漏电)/vth (开启电压)等有很大影响。
[0003]一般的，现有技术中均采用ICP (感应耦合等离子体刻蚀)工艺来进行沟槽刻蚀，即在真空腔体内使用射频电极对被加工的硅片进行刻蚀，图1展示了这种刻蚀工艺的刻蚀过程。该工艺为化学反应和物理轰击同时进行。等离子气体通入到真空腔内以后，被在上下电极形成的电厂中加速，对硅片进行轰击。刻蚀过程分为两个步骤，化学反应和物理轰击，其中化学反应和硅片生成的聚合物可以起到保护侧壁陡直的作用，处于底部的聚合物会被物理轰击打掉。位于侧壁的聚合物可以通过后续的清洗去除。两种方式共同作用，刻蚀剖面可以通过调节等离子体条件和气体组分来调节。这种物理轰击和化学反应同时进行的过程可以有好的线宽控制和不错的选择比。
[0004]现有技术中，沟槽VDM0S沟槽刻蚀工艺中真空腔体的压力为35毫托，射频电极上施加的功率(即上电极施加的功率)500W，注入到真空腔内的组分气体包括HBR、He/02和NF3,组分气体中各种气体的流量依次为55sccm、6sccm、7sccm,刻蚀过程的时长为312s。
[0005]在实现本发明的过程中，现有技术中的刻蚀工艺容易导致过刻，造成刻蚀得到的沟槽不符合要求。图2展示了现有技术中提供的刻蚀工艺造成硅衬底过刻的一种情况。
【发明内容】
[0006]本发明的目的在于防止VDM0S沟槽的过度刻蚀，保证VDM0S沟槽的底部形貌。
[0007]为了达到上述目的，本发明提供了提供一种新的VDM0S沟槽刻蚀方法，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，在刻蚀的过程中所述真空腔体的压力为120到130毫托。
[0008]优选的，在刻蚀过程中所述真空腔体的压力为125毫托。
[0009]优选的，该方法还包括:
[0010]在刻蚀过程中，所述射频电极上施加的功率为780-820W。
[0011]优选的，该方法在刻蚀过程中在所述射频电极上施加的功率800W。
[0012]优选的，刻蚀过程的时长为230-240S。
[0013]优选的，刻蚀过程的时长为235s。
[0014]优选的，在刻蚀过程中，注入到真空腔内的组分气体为HBr、He/02和NF3。
[0015]优选的，在刻蚀过程中，HBR气体的流量为60SCCm ；
[0016]He/02气体的流量为lOsccm ;
[0017]NF3气体的流量为4sccm。
[0018]优选的，在刻蚀过程中，在射频电极的两极之间施加强度为60Gs的磁场。
[0019]本发明还提供了利用上述任一项所述的方法制作的VDM0S。
[0020]本发明提供的VDM0S沟槽刻蚀方法相比与现有技术中的沟槽刻蚀工艺，提高了刻蚀过程中真空腔体内的压力，这样能够有效降低等离子体在沟槽底部的存在时间，降低化学反应速率，从而使刻蚀过程更加可控，能够有效避免沟槽底部的过刻。
【附图说明】
[0021]图1为采用ICP工艺进行VDM0S刻蚀的刻蚀过程的示意图；
[0022]图2示出了现有技术中提供的刻蚀工艺造成硅衬底过刻的一种情况；
[0023]图3为本发明优选的实施例提供的VDM0S沟槽刻蚀方法的流程示意图；
[0024]图4为采用本发明实施例提供的VDM0S沟槽刻蚀方法刻蚀的一个VDM0S沟槽的示意图。
【具体实施方式】
[0025]下面结合附图和实施例，对本发明的【具体实施方式】作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
[0026]本发明提供了一种垂直双扩散金属-氧化物半导体场效应晶体管VDM0S沟槽刻蚀方法，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，如图3所示，该方法包括:
[0027]步骤301，提供真空腔体和半导体衬体；
[0028]步骤302，在所述真空腔体内对所述半导体衬体进行刻蚀；其中，在刻蚀过程中所述真空腔体的压力为120到130毫托。
[0029]本发明提供的VDM0S沟槽刻蚀方法相比与现有技术中的沟槽刻蚀工艺，提高了刻蚀过程中真空腔体内的压力，这样能够有效降低等离子体在沟槽底部的存在时间，降低化学反应速率，从而使刻蚀过程更加可控，能够有效避免沟槽底部的过刻。
[0030]优选的，在刻蚀过程中所述真空腔体的压力为125毫托。
[0031]本申请发明人经过大量的实验和统计发现，在刻蚀过程中，将真空腔体的压力设定为125毫托，能够取得最好的刻蚀效果。
[0032]优选的，在刻蚀过程中，所述射频电极上施加的功率为780-820W。
[0033]本发明优选的实施例中，通过提高电极功率，可以提高物理轰击效率，能够在一定程度上避免因腔内压力的提升造成的刻蚀速率过慢，同时由于降低化学反应速率，提高物理轰击效率，能够有效控制沟槽底部的形貌。
[0034]优选的，在刻蚀过程中在所述射频电极上施加的功率800W。
[0035]在刻蚀过程中，在将真空腔体的压力设定为125毫托至130毫托时，将在射频电极施加的功率稳定在800W能够取得最好的刻蚀效果。
[0036]优选的，刻蚀过程的时长为230-240S。
[0037]优选的，刻蚀过程的时长为235s。
[0038]将刻蚀过程的时长设置在230-240S能够保证刻蚀的深度。而设置为235s能够保证最佳的刻蚀深度。
[0039]优选的，在刻蚀过程中，注入到真空腔内的组分气体为HBr、He/0jP NF3。这里HBr/02作为主要化学反应气源，He起到冷却作用，NF3可以起到保护侧壁的作用，当然实际应用中也可以采用其他能够达到同等效果的气体。
[0040]优选的，在刻蚀过程中，HBR气体的流量为60SCCm ；
[0041]He/02气体的流量为lOsccm ;
[0042]NF3气体的流量为4 s c cm。
[0043]将上述的组分气体的流量设定为上述参数能够获得最好的沟槽底部形貌。
[0044]优选的，在刻蚀过程中，在射频电极的两极之间施加强度为60Gs的磁场。
[0045]通过这种方式，能够增加对半导体衬底的轰击强度。
[0046]本发明还提供了一种利用上述任一项所述的方法制作的垂直双扩散金属-氧化物半导体场效应晶体管VDM0S。
[0047]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种垂直双扩散金属-氧化物半导体场效应晶体管VDMOS沟槽刻蚀方法，其特征在于，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，在刻蚀的过程中所述真空腔体的压力为120到130毫托。2.如权利要求1所述的方法，其特征在于， 在刻蚀过程中所述真空腔体的压力为125毫托。3.如权利要求1所述的方法，其特征在于，在刻蚀过程中，射频电极上施加的功率为780-820W。4.如权利要求3所述的方法，其特征在于，在刻蚀过程中在所述射频电极上施加的功率具体为800W。5.如权利要求3所述的方法，其特征在于，刻蚀过程的时长为230-240S。6.如权利要求5所述的方法，其特征在于，刻蚀过程的时长具体为235s。7.如权利要求5所述的方法，其特征在于，在刻蚀过程中，通入到真空腔内的组分气体为 HBr、He/02 和 NF3。8.如权利要求7所述的方法，其特征在于，在刻蚀过程中，HBr气体的流量为60sccm；He/02气体的流量为lOsccm ；NF3气体的流量为4sccm。9.如权利要求8所述的方法，其特征在于，在刻蚀过程中，在射频电极的两极之间施加强度为60Gs的磁场。10.一种利用如权利要求1-9任一项所述的方法制作的垂直双扩散金属-氧化物半导体场效应晶体管VDM0S。
【专利摘要】本发明提供了一种VDMOS沟槽刻蚀方法，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，在刻蚀的过程中所述真空腔体的压力为120到130毫托。本发明中，由于提高了刻蚀过程中真空腔体内的压力，这样能够有效降低等离子体在沟槽底部的存在时间，降低化学反应速率，从而使刻蚀过程更加可控，能够有效避免沟槽底部的过刻。
【IPC分类】H01L21/3065
【公开号】CN105489482
【申请号】CN201410476065
【发明人】赵圣哲
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2016年4月13日
【申请日】2014年9月17日
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种VDM0S沟槽刻蚀方法及VDM0S。
【背景技术】
[0002]对于沟槽VDM0S来说，沟槽刻蚀是非常重要的一个步骤，沟槽的形貌(侧壁陡直度/沟槽底部形貌等)对于产品关键电性参数如IDSS(源漏间漏电)/IGSS(栅源间漏电)/vth (开启电压)等有很大影响。
[0003]一般的，现有技术中均采用ICP (感应耦合等离子体刻蚀)工艺来进行沟槽刻蚀，即在真空腔体内使用射频电极对被加工的硅片进行刻蚀，图1展示了这种刻蚀工艺的刻蚀过程。该工艺为化学反应和物理轰击同时进行。等离子气体通入到真空腔内以后，被在上下电极形成的电厂中加速，对硅片进行轰击。刻蚀过程分为两个步骤，化学反应和物理轰击，其中化学反应和硅片生成的聚合物可以起到保护侧壁陡直的作用，处于底部的聚合物会被物理轰击打掉。位于侧壁的聚合物可以通过后续的清洗去除。两种方式共同作用，刻蚀剖面可以通过调节等离子体条件和气体组分来调节。这种物理轰击和化学反应同时进行的过程可以有好的线宽控制和不错的选择比。
[0004]现有技术中，沟槽VDM0S沟槽刻蚀工艺中真空腔体的压力为35毫托，射频电极上施加的功率(即上电极施加的功率)500W，注入到真空腔内的组分气体包括HBR、He/02和NF3,组分气体中各种气体的流量依次为55sccm、6sccm、7sccm,刻蚀过程的时长为312s。
[0005]在实现本发明的过程中，现有技术中的刻蚀工艺容易导致过刻，造成刻蚀得到的沟槽不符合要求。图2展示了现有技术中提供的刻蚀工艺造成硅衬底过刻的一种情况。
【发明内容】
[0006]本发明的目的在于防止VDM0S沟槽的过度刻蚀，保证VDM0S沟槽的底部形貌。
[0007]为了达到上述目的，本发明提供了提供一种新的VDM0S沟槽刻蚀方法，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，在刻蚀的过程中所述真空腔体的压力为120到130毫托。
[0008]优选的，在刻蚀过程中所述真空腔体的压力为125毫托。
[0009]优选的，该方法还包括:
[0010]在刻蚀过程中，所述射频电极上施加的功率为780-820W。
[0011]优选的，该方法在刻蚀过程中在所述射频电极上施加的功率800W。
[0012]优选的，刻蚀过程的时长为230-240S。
[0013]优选的，刻蚀过程的时长为235s。
[0014]优选的，在刻蚀过程中，注入到真空腔内的组分气体为HBr、He/02和NF3。
[0015]优选的，在刻蚀过程中，HBR气体的流量为60SCCm ；
[0016]He/02气体的流量为lOsccm ;
[0017]NF3气体的流量为4sccm。
[0018]优选的，在刻蚀过程中，在射频电极的两极之间施加强度为60Gs的磁场。
[0019]本发明还提供了利用上述任一项所述的方法制作的VDM0S。
[0020]本发明提供的VDM0S沟槽刻蚀方法相比与现有技术中的沟槽刻蚀工艺，提高了刻蚀过程中真空腔体内的压力，这样能够有效降低等离子体在沟槽底部的存在时间，降低化学反应速率，从而使刻蚀过程更加可控，能够有效避免沟槽底部的过刻。
【附图说明】
[0021]图1为采用ICP工艺进行VDM0S刻蚀的刻蚀过程的示意图；
[0022]图2示出了现有技术中提供的刻蚀工艺造成硅衬底过刻的一种情况；
[0023]图3为本发明优选的实施例提供的VDM0S沟槽刻蚀方法的流程示意图；
[0024]图4为采用本发明实施例提供的VDM0S沟槽刻蚀方法刻蚀的一个VDM0S沟槽的示意图。
【具体实施方式】
[0025]下面结合附图和实施例，对本发明的【具体实施方式】作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
[0026]本发明提供了一种垂直双扩散金属-氧化物半导体场效应晶体管VDM0S沟槽刻蚀方法，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，如图3所示，该方法包括:
[0027]步骤301，提供真空腔体和半导体衬体；
[0028]步骤302，在所述真空腔体内对所述半导体衬体进行刻蚀；其中，在刻蚀过程中所述真空腔体的压力为120到130毫托。
[0029]本发明提供的VDM0S沟槽刻蚀方法相比与现有技术中的沟槽刻蚀工艺，提高了刻蚀过程中真空腔体内的压力，这样能够有效降低等离子体在沟槽底部的存在时间，降低化学反应速率，从而使刻蚀过程更加可控，能够有效避免沟槽底部的过刻。
[0030]优选的，在刻蚀过程中所述真空腔体的压力为125毫托。
[0031]本申请发明人经过大量的实验和统计发现，在刻蚀过程中，将真空腔体的压力设定为125毫托，能够取得最好的刻蚀效果。
[0032]优选的，在刻蚀过程中，所述射频电极上施加的功率为780-820W。
[0033]本发明优选的实施例中，通过提高电极功率，可以提高物理轰击效率，能够在一定程度上避免因腔内压力的提升造成的刻蚀速率过慢，同时由于降低化学反应速率，提高物理轰击效率，能够有效控制沟槽底部的形貌。
[0034]优选的，在刻蚀过程中在所述射频电极上施加的功率800W。
[0035]在刻蚀过程中，在将真空腔体的压力设定为125毫托至130毫托时，将在射频电极施加的功率稳定在800W能够取得最好的刻蚀效果。
[0036]优选的，刻蚀过程的时长为230-240S。
[0037]优选的，刻蚀过程的时长为235s。
[0038]将刻蚀过程的时长设置在230-240S能够保证刻蚀的深度。而设置为235s能够保证最佳的刻蚀深度。
[0039]优选的，在刻蚀过程中，注入到真空腔内的组分气体为HBr、He/0jP NF3。这里HBr/02作为主要化学反应气源，He起到冷却作用，NF3可以起到保护侧壁的作用，当然实际应用中也可以采用其他能够达到同等效果的气体。
[0040]优选的，在刻蚀过程中，HBR气体的流量为60SCCm ；
[0041]He/02气体的流量为lOsccm ;
[0042]NF3气体的流量为4 s c cm。
[0043]将上述的组分气体的流量设定为上述参数能够获得最好的沟槽底部形貌。
[0044]优选的，在刻蚀过程中，在射频电极的两极之间施加强度为60Gs的磁场。
[0045]通过这种方式，能够增加对半导体衬底的轰击强度。
[0046]本发明还提供了一种利用上述任一项所述的方法制作的垂直双扩散金属-氧化物半导体场效应晶体管VDM0S。
[0047]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种垂直双扩散金属-氧化物半导体场效应晶体管VDMOS沟槽刻蚀方法，其特征在于，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，在刻蚀的过程中所述真空腔体的压力为120到130毫托。2.如权利要求1所述的方法，其特征在于， 在刻蚀过程中所述真空腔体的压力为125毫托。3.如权利要求1所述的方法，其特征在于，在刻蚀过程中，射频电极上施加的功率为780-820W。4.如权利要求3所述的方法，其特征在于，在刻蚀过程中在所述射频电极上施加的功率具体为800W。5.如权利要求3所述的方法，其特征在于，刻蚀过程的时长为230-240S。6.如权利要求5所述的方法，其特征在于，刻蚀过程的时长具体为235s。7.如权利要求5所述的方法，其特征在于，在刻蚀过程中，通入到真空腔内的组分气体为 HBr、He/02 和 NF3。8.如权利要求7所述的方法，其特征在于，在刻蚀过程中，HBr气体的流量为60sccm；He/02气体的流量为lOsccm ；NF3气体的流量为4sccm。9.如权利要求8所述的方法，其特征在于，在刻蚀过程中，在射频电极的两极之间施加强度为60Gs的磁场。10.一种利用如权利要求1-9任一项所述的方法制作的垂直双扩散金属-氧化物半导体场效应晶体管VDM0S。
【专利摘要】本发明提供了一种VDMOS沟槽刻蚀方法，该方法在真空腔体中采用感应耦合等离子体刻蚀工艺对半导体衬底进行刻蚀，在刻蚀的过程中所述真空腔体的压力为120到130毫托。本发明中，由于提高了刻蚀过程中真空腔体内的压力，这样能够有效降低等离子体在沟槽底部的存在时间，降低化学反应速率，从而使刻蚀过程更加可控，能够有效避免沟槽底部的过刻。
【IPC分类】H01L21/3065
【公开号】CN105489482
【申请号】CN201410476065
【发明人】赵圣哲
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2016年4月13日
【申请日】2014年9月17日
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