半导体器件的制作方法、ti-igbt的制作方法
半导体器件的制作方法、ti-igbt的制作方法
【技术领域】
[0001]本发明涉及半导体器件的制作领域，更具体的说是涉及一种半导体器件的制作方法、T1-1GBT(Triple mode Integrate-1nsulated Gate Bipolar Transistor,三模式集成绝缘栅型双极晶体管)的制作方法。
【背景技术】
[0002]在半导体器件制造过程中，通常需要在半导体衬底表面的局部区域形成适当类型和适当浓度的掺杂区，而其他区域不进行掺杂，即对半导体衬底实现局部掺杂。
[0003]现有的局部掺杂包括光刻工艺和离子注入工艺，一般的光刻工艺要对半导体衬底表面进行清洗烘干、涂底、旋涂光刻胶、软烘、对准曝光、后烘、显影、硬烘、刻蚀、检测等工序，在半导体衬底表面需要进行掺杂的区域形成窗口，在半导体衬底表面不需要进行掺杂的区域形成光刻胶或薄膜进行掩盖，然后对带有光刻胶或薄膜的半导体衬底进行离子注入，由于窗口外的地方有光刻胶或薄膜进行遮挡，离子无法进入到半导体衬底中，而窗口对应的地方没有光刻胶或薄膜遮挡，离子进入到半导体衬底中形成掺杂区，然后经过去光刻胶并退火将掺杂推向指定的结深，从而在半导体衬底上形成局部掺杂区。
[0004]由于光刻工艺包括多个工艺步骤，且需要光刻机才能实现，造成在半导体器件制作过程中对局部掺杂要求较低的区域实现局部掺杂时，工艺繁琐且成本较高。
【发明内容】
[0005]有鉴于此，本发明提供一种半导体器件的制作方法和T1-1GBT的制作方法，以解决现有技术中在制作半导体器件或T1-1GBT的局部掺杂区时，工艺繁琐且成本较高的问题。
[0006]为实现上述目的，本发明提供如下技术方案:
[0007]—种半导体器件的制作方法，包括:
[0008]提供半导体衬底；
[0009]在所述半导体衬底的一个表面上掺杂第一类型杂质,形成全部掺杂的第一掺杂层；
[0010]采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。
[0011]优选地，所述在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层的具体方法为:采用直写式离子注入方式在所述半导体衬底表面进行全部范围的扫描。
[0012]优选地，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。
[0013]优选地，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、MOS控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。
[0014]同时，本发明还提供了一种半导体器件的制作方法，包括:
[0015]提供半导体衬底；
[0016]采用直写式离子注入方式进行局部扫描，在所述半导体衬底的一个表面进行第一类型杂质的掺杂，形成第一掺杂区；
[0017]采用直写式离子注入方式进行局部扫描，在形成第一掺杂区的半导体衬底表面进行第二类型杂质的掺杂，形成第二掺杂区。
[0018]优选地，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。
[0019]优选地，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、M0S控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。
[0020]另外，本发明还提供了一种T1-1GBT的制作方法，包括:
[0021]S1、提供半导体衬底，所述半导体衬底的一个表面内包括多个IGBT元胞，所述IGBT元胞包括漂移区，位于所述漂移区表面内的基区，位于所述基区表面内的两个发射区，以及覆盖所述两个发射区的发射极金属；
[0022]S2、将所述半导体衬底的另一个表面减薄，并采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，所述背面结构包括并列排布且掺杂类型相反的第一掺杂区和第二掺杂区。
[0023]优选地，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括:
[0024]S201、在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层；
[0025]S202、在所述第一掺杂层上，采用直写式离子注入方式进行局部扫描，对所述第一掺杂层进行局部离子掺杂，形成第二掺杂区，所述第一掺杂层上其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。
[0026]优选地，所述在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层为:采用直写式离子注入方式对所述半导体衬底的减薄面进行全部扫描形成第一掺杂层。
[0027]优选地，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括:
[0028]S211、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第一局部扫描形成第一掺杂区；
[0029]S212、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第二局部扫描形成第二掺杂区。
[0030]优选地，在步骤S2中将所述半导体衬底的另一个表面减薄之后，形成所述T1-1GBT的背面结构之前，还包括:
[0031]对所述半导体衬底的减薄表面进行全部掺杂，在所述半导体衬底的减薄表面形成缓冲层。
[0032]优选地，所述半导体衬底的基材为硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种。
[0033]经由上述的技术方案可知，本发明提供的半导体器件制作方法，通过控制直写式离子注入方式中离子在离子发生器的电场中的移动路径，控制离子注入到半导体衬底上的区域，实现离子注入的局部扫描，从而实现半导体器件制作中的局部离子掺杂，仅通过控制直写式离子注入方式进行离子掺杂的区域就实现了局部掺杂，相对于采用昂贵的光刻机通过光刻工艺形成待掺杂区域，然后再离子注入实现局部掺杂来说，本发明提供的制作方法大大简化了工艺，缩短生产周期，提高了生产效率，并能够在一定程度上降低半导体器件的生产成本。
[0034]本发明还提供了一种T1-1GBT的制作方法，其正面IGBT元胞采用现有的光刻工艺形成，而在制作所述T1-1GBT背面的掺杂区时，采用上述提供的制作方法形成，由于T1-1GBT背面的掺杂区面积较大，局部掺杂精度要求较低，采用昂贵的光刻工艺形成局部掺杂造成较大浪费，而本发明提供的T1-1GBT制作方法，采用直写式离子注入方式进行局部扫描，实现局部掺杂，从而不仅简化了 T1-1GBT的背面制作工艺，还降低T1-1GBT的制作成本。同时，由于在T1-1GBT的背面制作时，半导体衬底厚度较薄，光刻工艺过程中容易造成晶圆翘曲和碎片，本发明提供的直写式离子 注入方式局部扫描实现的局部掺杂方法，能够避免机械设备与晶圆直接接触，从而降低了晶圆的翘曲和碎片的风险。
【附图说明】
[0035]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0036]图1为本发明提供的一种半导体器件的制作方法流程图；
[0037]图2为本发明实施例提供的一种T1-1GBT制作方法流程图；
[0038]图3为本发明实施例提供的一种T1-1GBT器件衬底；
[0039]图4为本发明实施例提供的步骤S2的一种具体方法流程图；
[0040]图5为本发明实施例提供的一种形成第一掺杂层的制作工艺图；
[0041]图6为本发明实施例提供的在第一掺杂层表面形成第二掺杂区的制作工艺图；
[0042]图7为本发明实施例提供的步骤S2的另一种具体方法流程图；
[0043]图8为本发明实施例提供的另一种T1-1GBT结构图。
【具体实施方式】
[0044]正如【背景技术】部分所述，现有技术中的局部掺杂方法包括光刻工艺和离子注入工艺，由于光刻工艺包含多个步骤，且需要光刻机才能实现，造成现有技术中的局部掺杂工艺繁琐且成本较高。
[0045]发明人发现，出现上述现象的原因是，在制作半导体器件的过程中，由于半导体器件尺寸较小，且对半导体衬底上掺杂区的形状、尺寸及位置的精确度要求较高，现有技术中通常采用光刻机进行精确对准，形成待掺杂区域，然后通过全部区域的离子注入，在待掺杂区域实现局部掺杂，但是发明人还发现，有些半导体器件表面的掺杂结构对掺杂区形状、尺寸及位置的精确度要求较低，这种情况下，还使用光刻机进行局部掺杂，一方面，由于光刻工艺包括多个工序，工艺繁琐；另一方面，光刻机的成像系统和定位系统的费用较高，且折旧速度非常快，造成光刻工艺的费用较高。
[0046]基于此，发明人经过研究发现，提供一种半导体器件的制作方法，包括:
[0047]提供半导体衬底；
[0048]在所述半导体衬底的一个表面上掺杂第一类型杂质,形成全部掺杂的第一掺杂层；
[0049]采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。
[0050]由上述的技术方案可知，本发明提供的半导体器件的制作方法中采用直写式离子注入方式进行局部扫描形成半导体衬底上的局部掺杂，代替了现有技术中采用光刻机经过多个光刻步骤后，再离子注入形成的局部掺杂方法，由于采用直写式离子注入方式进行局部扫描形成局部掺杂的方法，仅需通过控制离子束的移动路径即可，也即改变离子发生器中电场的分布即可，无需其他步骤，相对工艺步骤较多的光刻工艺而言，本发明提供的半导体器件制作方法能够使半导体器件的制作工艺更加简单，且能降低半导体器件的生产成本。
[0051]以上是本申请的核心思想，下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0052]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0053]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0054]下面通过几个实施例具体描述本发明中提供的半导体器件的制作方法和T1-1GBT的制作方法。
[0055]本发明的一个实施例公开了一种半导体器件的制作方法，其流程图如图1所示，包括:
[0056]步骤S101:提供半导体衬底。
[0057]所述半导体衬底的基材为硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种，本实施例中对此不做限定。
[0058]需要说明的是，本实施例提供的半导体器件的制作方法主要应用在对形状、尺寸及位置的精确度要求不高的掺杂区的制作过程中，例如功率半导体器件FRD(FastRecovery D1de,快恢复二极管)、GTO(Gate Turn-Off Thyristor,门极可关断晶闸管)、IEGT (Inject1n Enhanced Gate Transistor,电子注入增强门极晶体管)、IGCT (Integrated Gate-Commutated Thyristor,集成门极换流晶闸管)> ΜΤ0(M0SControlled Gate Turn-Off Thyristor, MOS 控制型可关断晶闸管)、IGDT(IntegratedGate Dual Transistor,集成门极双晶体管)以及T1-1GBT等半导体器件的背面短路集电极或阳极的制作过程中，由于上述半导体器件的背面短路集电极或阳极的掺杂区对形状、尺寸及位置的精确度要求不太严格，无需用具有精确对准功能的光刻工艺实现对半导体衬底的遮挡，再形成局部掺杂。
[0059]步骤S102:在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层；
[0060]对于不同的半导体器件，本实施例中所述第一类型杂质可以为N型杂质也可以为P型杂质，本实施例中对此不做限定，根据实际半导体器件的功能要求进行设定。
[0061]另外，本实施例中对所述形成全部掺杂的第一掺杂层的掺杂方法不做限定，可以采用直写式离子注入方式，也可以采用其他方法，如光刻工艺后现有的离子注入机直接注入的方法，优选地，本实施例中采用直写式离子注入方式对所述半导体衬底的表面进行全部范围的扫描形成全部掺杂的第一掺杂层。需要说明的是，所述直写式离子注入方式为通过两个相互垂直的电场来控制离子发生器出射特定能量的离子束，通过控制离子束的入射方向，控制离子达到半导体衬底表面的区域。现有技术中采用直写式离子注入方式形成局部掺杂时，同样是在半导体衬底表面通过光刻工艺形成待掺杂图形，然后通过直写式离子注入方式在半导体衬底表面的全部范围内进行扫描形成局部掺杂。
[0062]步骤S103:采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一?多杂区。
[0063]通常直写式离子注入方式是在经过光刻工艺形成待掺杂图形的整个半导体衬底范围内用离子束进行扫描形成全部的离子掺杂，本实施例中，通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在半导体衬底的待掺杂区，仅 让离子束扫描待掺杂图形，也就是只在需要掺杂的区域扫描，不掺杂的区域不扫描。这样就可以不用光刻工艺也能实现局部掺杂。具体的，如果需要掺杂的区域面积大于离子束的直径，那么可以通过离子束局部扫描而实现局部掺杂。如果待掺杂区域是连续的，可以通过连续扫描的方式对半导体衬底内所有需要掺杂的区域掺杂。如果待掺杂区域是不连续的，可以在完成一个区域的掺杂后关闭离子束，待离子束发生器移动到另一个掺杂区域后再开始开启离子束进行扫描。在待掺杂区域是不连续的情况下，本实施例中还可以通过在不同区域间快速切换而不关闭离子束实现局部掺杂，由于切换速度很快，在离子束切换的区域并没有注入太多的杂质，从而不影响半导体器件的功能。
[0064]需要说明的是，本实施例中对上面所述的待掺杂图形或待掺杂区域的形状均不作限定，对于不同的半导体器件，其掺杂区域的形状不同，所述待掺杂图形或所述待掺杂区域根据实际半导体器件而定。
[0065]本实施例中提供的半导体器件的制作方法，采用直写式离子注入方式，控制离子的出射方向和速度，对半导体衬底进行局部扫描，实现局部掺杂，代替现有技术中通过涂胶、曝光、显影等光刻工艺实现对半导体衬底的局部遮挡后再形成局部掺杂，由于采用直写式离子注入方式进行局部扫描形成局部掺杂的方法，相对于进行光刻工艺形成待掺杂图形，再经过其他离子掺杂方法，本实施例中提供的方法，无需过多步骤，使得本实施例中提供的制作方法更简单，成本较低且能够缩短半导体器件的生产周期。
[0066]另外，在较薄的半导体衬底上形成掺杂区时，由于光刻工艺中包括对半导体衬底进行软烘、后烘和硬烘等工序，在这些工艺中，由于高温处理，半导体衬底容易出现翘曲或碎片，造成器件不良或损坏，降低了器件的成品率，造成较大成本。而采用直写式离子注入方式进行局部扫描的过程中，所述离子发生器无需在半导体衬底的表面进行多道工序，且不需要对半导体衬底进行高温处理，因此，可以降低半导体衬底出现翘曲或碎片的概率，从而提高成品率，节省了成本。
[0067]本发明的另一个实施例中提供的半导体器件制作方法包括以下步骤:
[0068]提供半导体衬底；
[0069]采用直写式离子注入方式进行局部扫描，在所述半导体衬底的一个表面进行第一类型杂质的掺杂，形成第一掺杂区；
[0070]采用直写式离子注入方式进行局部扫描，在形成第一掺杂区的半导体衬底表面进行第二类型杂质的掺杂，形成第二掺杂区。
[0071]与上一个实施例不同的是，本实施例中在半导体衬底的表面采用两次直写式离子注入方式进行局部扫描，分两次分别形成不同的掺杂区，最终形成需要的掺杂图案，在半导体器件的实际生产过程中，可以根据半导体器件背面结构的掺杂区形状或背面阳极的结构进行上述两种制作方法的选择，本发明中对此不进行限定。
[0072]本发明的又一个实施例中公开了一种T1-1GBT (Triple modeIntegrate-1nsulated Gate Bipolar Transistor,三模式集成绝缘栅型双极晶体管)的制作方法，所述 T1-1GBT 为将 IGBT (Insulated Gate Bipolar Transistor,绝缘極双极型晶体管)、VDM0S (Vertical Double diffused MOS,垂直双扩散金属-氧化物场效应晶体管)、FRD三种器件的结构和功能巧妙的结合起来的功率半导体器件。
[0073]本实施例公开的一种T1-1GBT的制作方法，如图2所示，包括:
[0074]步骤S1、提供半导体衬底，所述半导体衬底的一个表面内包括多个IGBT元胞，所述IGBT元胞包括漂移区，位于所述漂移区表面内的基区，位于所述基区表面内的两个发射区，以及覆盖所述两个发射区的发射极金属；
[0075]所述半导体衬底的形成过程为:提供半导体基片，所述半导体基片的材料可以是硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种，本实施例中优选的以所述半导体基片为硅片进行详细说明；对所述半导体基片进行全部掺杂形成漂移区；通过光刻工艺，对所述漂移区进行局部遮挡，再进行掺杂类型与漂移区掺杂类型相反的离子注入，在所述漂移区的表面内形成基区；再通过光刻工艺，对所述基区进行局部遮挡，进行掺杂类型与漂移区掺杂类型相同的离子注入，在所述基区的表面内形成两个发射区；最后在所述两个发射区上形成发射区金属，最终形成IGBT元胞。
[0076]如图3所示，所述半导体基片的一个表面包括多个IGBT元胞，每个IGBT元胞均包括漂移区101，位于漂移区101表面内的基区102，位于基区102表面内的两个发射区103，以及覆盖所述两个发射区的发射极金属104，发射区103和发射极金属104之间还包括绝缘层105。需要说明的是，漂移区101与发射区103的掺杂类型相同，且均与基区102的掺杂类型相反。本实施例中对漂移区、发射区和基区的具体掺杂类型不做限定，即所述漂移区的掺杂类型可以是N型，也可以是P型，具体视实际情况而定。
[0077]步骤S2、将所述半导体衬底的另一个表面减薄，并采用直写式离子注入方式进行扫描，形成所述T1-1GBT的背面结构，所述背面结构包括并列排布且掺杂类型相反的第一掺杂区和第二掺杂区。
[0078]需要说明的是，本实施例中所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构可以通过以下两种方法实现。
[0079]第一种方法，如图4所示，具体包括:
[0080]步骤S201、在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层106，如图5所示；
[0081]本实施例中优选的，所述全部掺杂的第一掺杂层采用直写式离子注入在半导体衬底的全部表面范围内进行扫描得到。
[0082]步骤S202、在所述第一掺杂层上，采用直写式离子注入方式进行局部扫描，对所述第一掺杂层进行局部离子掺杂，如图6所示，形成第二掺杂区108，所述第一掺杂层上其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区109，如图6所示即为最终形成的 T1-1GBT。
[0083]即该方法形成第一掺杂区和第二掺杂区时，先采用直写式离子注入方式进行半导体衬底全部范围内的扫描，形成全部掺杂的第一掺杂层，然后在形成第一掺杂层的表面的局部区域，通过直写式离子注入方式进行一次局部扫描形成第二掺杂区。其中所述第一掺杂区和所述第二掺杂区的掺杂类型相反，如，第一掺杂区的掺杂类型为P型时，第二掺杂区的掺杂类型为N型，而所述第一掺杂区的掺杂类型为N型时，第二掺杂区的掺杂类型为P型，本实施例中对此不做限定。
[0084]第二种方法，如图7所示，具体包括:
[0085]步骤S211、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第一局部扫描形成第一掺杂区；
[0086]步骤S212、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第二局部扫描形成第二掺杂区。
[0087]即第二种方法制作第一掺杂区和第二掺杂区时，均采用了直写式离子注入方式进行局部扫描，形成局部掺杂，且需要说明的是，所述第一局部扫描和所述第二局部扫描采用的直写式离子注入的离子杂质类型相反，即若形成第一掺 杂区的离子为N型杂质，则形成第二掺杂区的离子为P型杂质；若形成第一掺杂区的离子为P型杂质，则形成第二掺杂区的离子为N型杂质，本实施例中对此不作限定。
[0088]需要说明的是，在对所述半导体衬底的另一个表面减薄后，形成T1-1GBT背面结构之前，还可以包括:对所述半导体衬底的减薄表面进行全部掺杂，在所述半导体衬底的减薄表面形成缓冲层。
[0089]如图8所示，为带有缓冲层110的T1-1GBT。其中，缓冲层110位于漂移区101表面，使器件漂移区101的厚度减少，从而使器件的导通电阻率降低，导通压降减小；并且缓冲层掺杂类型与器件漂移区的掺杂类型相同，因此缓冲层能够结合一部分载流子，达到控制器件背面载流子注入率的效果，减少了关断时需要从器件漂移区移出的载流子的数量，从而能够提闻器件的关断速率。
[0090]本实施例中通过控制直写式离子发生器的离子出射方向和速度，实现T1-1GBT制作过程中对半导体衬底表面的局部扫描，采用简单的工艺形成T1-1GBT的背面结构，由于代替了现有技术中的光刻工艺实现局部遮挡，使得实现局部掺杂过程中的工艺大大简化，缩短了器件的制作周期，而且在T1-1GBT制作过程中，减少了光刻机的使用，能够在一定程度上降低T1-1GBT的生产成本。
[0091]本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
[0092]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【主权项】
1.一种半导体器件的制作方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层； 采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层的具体方法为:采用直写式离子注入方式在所述半导体衬底表面进行全部范围的扫描。3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、MOS控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。5.一种半导体器件的制作方法，其特征在于，包括: 提供半导体衬底； 采用直写式离子注入方式进行局部扫描，在所述半导体衬底的一个表面进行第一类型杂质的掺杂，形成第一掺杂区； 采用直写式离子注入方式进行局部扫描，在形成第一掺杂区的半导体衬底表面进行第二类型杂质的掺杂，形成第二掺杂区。6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。7.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、MOS控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。8.—种T1-1GBT的制作方法，其特征在于，包括: 51、提供半导体衬底，所述半导体衬底的一个表面内包括多个IGBT元胞，所述IGBT元胞包括漂移区，位于所述漂移区表面内的基区，位于所述基区表面内的两个发射区，以及覆盖所述两个发射区的发射极金属； 52、将所述半导体衬底的另一个表面减薄，并采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述ΤΙ-1GBT的背面结构，所述背面结构包括并列排布且掺杂类型相反的第一掺杂区和第二掺杂区。9.根据权利要求8所述的T1-1GBT制作方法，其特征在于，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括: 5201、在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层； 5202、在所述第一掺杂层上,米用直写式离子注入方式进行局部扫描，对所述第一掺杂层进行局部离子掺杂，形成第二掺杂区，所述第一掺杂层上其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。10.根据权利要求9所述的T1-1GBT制作方法，其特征在于，所述在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层为:采用直写式离子注入方式对所述半导体衬底的减薄面进行全部扫描形成第一掺杂层。11.根据权利要求8所述的T1-1GBT制作方法，其特征在于，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括: 5211、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第一局部扫描形成第一掺杂区； 5212、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第二局部扫描形成第二掺杂区。12.根据权利要求8-11任意一项所述的T1-1GBT制作方法，其特征在于，在步骤S2中将所述半导体衬底的另一个表面减薄之后，形成所述T1-1GBT的背面结构之前，还包括: 对所述半导体衬底的减薄表面进行全部掺杂，在所述半导体衬底的减薄表面形成缓冲层。13.根据权利要求12所述的T1-1GBT制作方法，其特征在于，所述半导体衬底的基材为硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种。
【专利摘要】本发明提供一种半导体器件的制作方法、TI-IGBT的制作方法，半导体器件的制作方法包括：提供半导体衬底；在半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层；采用直写式离子注入方式进行局部扫描，在第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。由于本发明中仅通过控制直写式离子注入方式中离子在离子发生器的电场中的移动路径，控制离子注入到半导体衬底上的区域，实现局部掺杂，相对于通过光刻工艺形成待掺杂区域后再离子掺杂实现局部掺杂来说，本发明的方法大大简化了工艺，缩短了生产周期，提高了生产效率，并降低了半导体器件的生产成本。
【IPC分类】H01L29/739, H01L21/265, H01L21/331
【公开号】CN105489489
【申请号】CN201410529420
【发明人】张文亮, 朱阳军
【申请人】江苏中科君芯科技有限公司
【公开日】2016年4月13日
【申请日】2014年10月9日
【技术领域】
[0001]本发明涉及半导体器件的制作领域，更具体的说是涉及一种半导体器件的制作方法、T1-1GBT(Triple mode Integrate-1nsulated Gate Bipolar Transistor,三模式集成绝缘栅型双极晶体管)的制作方法。
【背景技术】
[0002]在半导体器件制造过程中，通常需要在半导体衬底表面的局部区域形成适当类型和适当浓度的掺杂区，而其他区域不进行掺杂，即对半导体衬底实现局部掺杂。
[0003]现有的局部掺杂包括光刻工艺和离子注入工艺，一般的光刻工艺要对半导体衬底表面进行清洗烘干、涂底、旋涂光刻胶、软烘、对准曝光、后烘、显影、硬烘、刻蚀、检测等工序，在半导体衬底表面需要进行掺杂的区域形成窗口，在半导体衬底表面不需要进行掺杂的区域形成光刻胶或薄膜进行掩盖，然后对带有光刻胶或薄膜的半导体衬底进行离子注入，由于窗口外的地方有光刻胶或薄膜进行遮挡，离子无法进入到半导体衬底中，而窗口对应的地方没有光刻胶或薄膜遮挡，离子进入到半导体衬底中形成掺杂区，然后经过去光刻胶并退火将掺杂推向指定的结深，从而在半导体衬底上形成局部掺杂区。
[0004]由于光刻工艺包括多个工艺步骤，且需要光刻机才能实现，造成在半导体器件制作过程中对局部掺杂要求较低的区域实现局部掺杂时，工艺繁琐且成本较高。
【发明内容】
[0005]有鉴于此，本发明提供一种半导体器件的制作方法和T1-1GBT的制作方法，以解决现有技术中在制作半导体器件或T1-1GBT的局部掺杂区时，工艺繁琐且成本较高的问题。
[0006]为实现上述目的，本发明提供如下技术方案:
[0007]—种半导体器件的制作方法，包括:
[0008]提供半导体衬底；
[0009]在所述半导体衬底的一个表面上掺杂第一类型杂质,形成全部掺杂的第一掺杂层；
[0010]采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。
[0011]优选地，所述在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层的具体方法为:采用直写式离子注入方式在所述半导体衬底表面进行全部范围的扫描。
[0012]优选地，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。
[0013]优选地，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、MOS控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。
[0014]同时，本发明还提供了一种半导体器件的制作方法，包括:
[0015]提供半导体衬底；
[0016]采用直写式离子注入方式进行局部扫描，在所述半导体衬底的一个表面进行第一类型杂质的掺杂，形成第一掺杂区；
[0017]采用直写式离子注入方式进行局部扫描，在形成第一掺杂区的半导体衬底表面进行第二类型杂质的掺杂，形成第二掺杂区。
[0018]优选地，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。
[0019]优选地，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、M0S控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。
[0020]另外，本发明还提供了一种T1-1GBT的制作方法，包括:
[0021]S1、提供半导体衬底，所述半导体衬底的一个表面内包括多个IGBT元胞，所述IGBT元胞包括漂移区，位于所述漂移区表面内的基区，位于所述基区表面内的两个发射区，以及覆盖所述两个发射区的发射极金属；
[0022]S2、将所述半导体衬底的另一个表面减薄，并采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，所述背面结构包括并列排布且掺杂类型相反的第一掺杂区和第二掺杂区。
[0023]优选地，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括:
[0024]S201、在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层；
[0025]S202、在所述第一掺杂层上，采用直写式离子注入方式进行局部扫描，对所述第一掺杂层进行局部离子掺杂，形成第二掺杂区，所述第一掺杂层上其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。
[0026]优选地，所述在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层为:采用直写式离子注入方式对所述半导体衬底的减薄面进行全部扫描形成第一掺杂层。
[0027]优选地，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括:
[0028]S211、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第一局部扫描形成第一掺杂区；
[0029]S212、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第二局部扫描形成第二掺杂区。
[0030]优选地，在步骤S2中将所述半导体衬底的另一个表面减薄之后，形成所述T1-1GBT的背面结构之前，还包括:
[0031]对所述半导体衬底的减薄表面进行全部掺杂，在所述半导体衬底的减薄表面形成缓冲层。
[0032]优选地，所述半导体衬底的基材为硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种。
[0033]经由上述的技术方案可知，本发明提供的半导体器件制作方法，通过控制直写式离子注入方式中离子在离子发生器的电场中的移动路径，控制离子注入到半导体衬底上的区域，实现离子注入的局部扫描，从而实现半导体器件制作中的局部离子掺杂，仅通过控制直写式离子注入方式进行离子掺杂的区域就实现了局部掺杂，相对于采用昂贵的光刻机通过光刻工艺形成待掺杂区域，然后再离子注入实现局部掺杂来说，本发明提供的制作方法大大简化了工艺，缩短生产周期，提高了生产效率，并能够在一定程度上降低半导体器件的生产成本。
[0034]本发明还提供了一种T1-1GBT的制作方法，其正面IGBT元胞采用现有的光刻工艺形成，而在制作所述T1-1GBT背面的掺杂区时，采用上述提供的制作方法形成，由于T1-1GBT背面的掺杂区面积较大，局部掺杂精度要求较低，采用昂贵的光刻工艺形成局部掺杂造成较大浪费，而本发明提供的T1-1GBT制作方法，采用直写式离子注入方式进行局部扫描，实现局部掺杂，从而不仅简化了 T1-1GBT的背面制作工艺，还降低T1-1GBT的制作成本。同时，由于在T1-1GBT的背面制作时，半导体衬底厚度较薄，光刻工艺过程中容易造成晶圆翘曲和碎片，本发明提供的直写式离子 注入方式局部扫描实现的局部掺杂方法，能够避免机械设备与晶圆直接接触，从而降低了晶圆的翘曲和碎片的风险。
【附图说明】
[0035]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0036]图1为本发明提供的一种半导体器件的制作方法流程图；
[0037]图2为本发明实施例提供的一种T1-1GBT制作方法流程图；
[0038]图3为本发明实施例提供的一种T1-1GBT器件衬底；
[0039]图4为本发明实施例提供的步骤S2的一种具体方法流程图；
[0040]图5为本发明实施例提供的一种形成第一掺杂层的制作工艺图；
[0041]图6为本发明实施例提供的在第一掺杂层表面形成第二掺杂区的制作工艺图；
[0042]图7为本发明实施例提供的步骤S2的另一种具体方法流程图；
[0043]图8为本发明实施例提供的另一种T1-1GBT结构图。
【具体实施方式】
[0044]正如【背景技术】部分所述，现有技术中的局部掺杂方法包括光刻工艺和离子注入工艺，由于光刻工艺包含多个步骤，且需要光刻机才能实现，造成现有技术中的局部掺杂工艺繁琐且成本较高。
[0045]发明人发现，出现上述现象的原因是，在制作半导体器件的过程中，由于半导体器件尺寸较小，且对半导体衬底上掺杂区的形状、尺寸及位置的精确度要求较高，现有技术中通常采用光刻机进行精确对准，形成待掺杂区域，然后通过全部区域的离子注入，在待掺杂区域实现局部掺杂，但是发明人还发现，有些半导体器件表面的掺杂结构对掺杂区形状、尺寸及位置的精确度要求较低，这种情况下，还使用光刻机进行局部掺杂，一方面，由于光刻工艺包括多个工序，工艺繁琐；另一方面，光刻机的成像系统和定位系统的费用较高，且折旧速度非常快，造成光刻工艺的费用较高。
[0046]基于此，发明人经过研究发现，提供一种半导体器件的制作方法，包括:
[0047]提供半导体衬底；
[0048]在所述半导体衬底的一个表面上掺杂第一类型杂质,形成全部掺杂的第一掺杂层；
[0049]采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。
[0050]由上述的技术方案可知，本发明提供的半导体器件的制作方法中采用直写式离子注入方式进行局部扫描形成半导体衬底上的局部掺杂，代替了现有技术中采用光刻机经过多个光刻步骤后，再离子注入形成的局部掺杂方法，由于采用直写式离子注入方式进行局部扫描形成局部掺杂的方法，仅需通过控制离子束的移动路径即可，也即改变离子发生器中电场的分布即可，无需其他步骤，相对工艺步骤较多的光刻工艺而言，本发明提供的半导体器件制作方法能够使半导体器件的制作工艺更加简单，且能降低半导体器件的生产成本。
[0051]以上是本申请的核心思想，下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0052]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0053]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0054]下面通过几个实施例具体描述本发明中提供的半导体器件的制作方法和T1-1GBT的制作方法。
[0055]本发明的一个实施例公开了一种半导体器件的制作方法，其流程图如图1所示，包括:
[0056]步骤S101:提供半导体衬底。
[0057]所述半导体衬底的基材为硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种，本实施例中对此不做限定。
[0058]需要说明的是，本实施例提供的半导体器件的制作方法主要应用在对形状、尺寸及位置的精确度要求不高的掺杂区的制作过程中，例如功率半导体器件FRD(FastRecovery D1de,快恢复二极管)、GTO(Gate Turn-Off Thyristor,门极可关断晶闸管)、IEGT (Inject1n Enhanced Gate Transistor,电子注入增强门极晶体管)、IGCT (Integrated Gate-Commutated Thyristor,集成门极换流晶闸管)> ΜΤ0(M0SControlled Gate Turn-Off Thyristor, MOS 控制型可关断晶闸管)、IGDT(IntegratedGate Dual Transistor,集成门极双晶体管)以及T1-1GBT等半导体器件的背面短路集电极或阳极的制作过程中，由于上述半导体器件的背面短路集电极或阳极的掺杂区对形状、尺寸及位置的精确度要求不太严格，无需用具有精确对准功能的光刻工艺实现对半导体衬底的遮挡，再形成局部掺杂。
[0059]步骤S102:在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层；
[0060]对于不同的半导体器件，本实施例中所述第一类型杂质可以为N型杂质也可以为P型杂质，本实施例中对此不做限定，根据实际半导体器件的功能要求进行设定。
[0061]另外，本实施例中对所述形成全部掺杂的第一掺杂层的掺杂方法不做限定，可以采用直写式离子注入方式，也可以采用其他方法，如光刻工艺后现有的离子注入机直接注入的方法，优选地，本实施例中采用直写式离子注入方式对所述半导体衬底的表面进行全部范围的扫描形成全部掺杂的第一掺杂层。需要说明的是，所述直写式离子注入方式为通过两个相互垂直的电场来控制离子发生器出射特定能量的离子束，通过控制离子束的入射方向，控制离子达到半导体衬底表面的区域。现有技术中采用直写式离子注入方式形成局部掺杂时，同样是在半导体衬底表面通过光刻工艺形成待掺杂图形，然后通过直写式离子注入方式在半导体衬底表面的全部范围内进行扫描形成局部掺杂。
[0062]步骤S103:采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一?多杂区。
[0063]通常直写式离子注入方式是在经过光刻工艺形成待掺杂图形的整个半导体衬底范围内用离子束进行扫描形成全部的离子掺杂，本实施例中，通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在半导体衬底的待掺杂区，仅 让离子束扫描待掺杂图形，也就是只在需要掺杂的区域扫描，不掺杂的区域不扫描。这样就可以不用光刻工艺也能实现局部掺杂。具体的，如果需要掺杂的区域面积大于离子束的直径，那么可以通过离子束局部扫描而实现局部掺杂。如果待掺杂区域是连续的，可以通过连续扫描的方式对半导体衬底内所有需要掺杂的区域掺杂。如果待掺杂区域是不连续的，可以在完成一个区域的掺杂后关闭离子束，待离子束发生器移动到另一个掺杂区域后再开始开启离子束进行扫描。在待掺杂区域是不连续的情况下，本实施例中还可以通过在不同区域间快速切换而不关闭离子束实现局部掺杂，由于切换速度很快，在离子束切换的区域并没有注入太多的杂质，从而不影响半导体器件的功能。
[0064]需要说明的是，本实施例中对上面所述的待掺杂图形或待掺杂区域的形状均不作限定，对于不同的半导体器件，其掺杂区域的形状不同，所述待掺杂图形或所述待掺杂区域根据实际半导体器件而定。
[0065]本实施例中提供的半导体器件的制作方法，采用直写式离子注入方式，控制离子的出射方向和速度，对半导体衬底进行局部扫描，实现局部掺杂，代替现有技术中通过涂胶、曝光、显影等光刻工艺实现对半导体衬底的局部遮挡后再形成局部掺杂，由于采用直写式离子注入方式进行局部扫描形成局部掺杂的方法，相对于进行光刻工艺形成待掺杂图形，再经过其他离子掺杂方法，本实施例中提供的方法，无需过多步骤，使得本实施例中提供的制作方法更简单，成本较低且能够缩短半导体器件的生产周期。
[0066]另外，在较薄的半导体衬底上形成掺杂区时，由于光刻工艺中包括对半导体衬底进行软烘、后烘和硬烘等工序，在这些工艺中，由于高温处理，半导体衬底容易出现翘曲或碎片，造成器件不良或损坏，降低了器件的成品率，造成较大成本。而采用直写式离子注入方式进行局部扫描的过程中，所述离子发生器无需在半导体衬底的表面进行多道工序，且不需要对半导体衬底进行高温处理，因此，可以降低半导体衬底出现翘曲或碎片的概率，从而提高成品率，节省了成本。
[0067]本发明的另一个实施例中提供的半导体器件制作方法包括以下步骤:
[0068]提供半导体衬底；
[0069]采用直写式离子注入方式进行局部扫描，在所述半导体衬底的一个表面进行第一类型杂质的掺杂，形成第一掺杂区；
[0070]采用直写式离子注入方式进行局部扫描，在形成第一掺杂区的半导体衬底表面进行第二类型杂质的掺杂，形成第二掺杂区。
[0071]与上一个实施例不同的是，本实施例中在半导体衬底的表面采用两次直写式离子注入方式进行局部扫描，分两次分别形成不同的掺杂区，最终形成需要的掺杂图案，在半导体器件的实际生产过程中，可以根据半导体器件背面结构的掺杂区形状或背面阳极的结构进行上述两种制作方法的选择，本发明中对此不进行限定。
[0072]本发明的又一个实施例中公开了一种T1-1GBT (Triple modeIntegrate-1nsulated Gate Bipolar Transistor,三模式集成绝缘栅型双极晶体管)的制作方法，所述 T1-1GBT 为将 IGBT (Insulated Gate Bipolar Transistor,绝缘極双极型晶体管)、VDM0S (Vertical Double diffused MOS,垂直双扩散金属-氧化物场效应晶体管)、FRD三种器件的结构和功能巧妙的结合起来的功率半导体器件。
[0073]本实施例公开的一种T1-1GBT的制作方法，如图2所示，包括:
[0074]步骤S1、提供半导体衬底，所述半导体衬底的一个表面内包括多个IGBT元胞，所述IGBT元胞包括漂移区，位于所述漂移区表面内的基区，位于所述基区表面内的两个发射区，以及覆盖所述两个发射区的发射极金属；
[0075]所述半导体衬底的形成过程为:提供半导体基片，所述半导体基片的材料可以是硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种，本实施例中优选的以所述半导体基片为硅片进行详细说明；对所述半导体基片进行全部掺杂形成漂移区；通过光刻工艺，对所述漂移区进行局部遮挡，再进行掺杂类型与漂移区掺杂类型相反的离子注入，在所述漂移区的表面内形成基区；再通过光刻工艺，对所述基区进行局部遮挡，进行掺杂类型与漂移区掺杂类型相同的离子注入，在所述基区的表面内形成两个发射区；最后在所述两个发射区上形成发射区金属，最终形成IGBT元胞。
[0076]如图3所示，所述半导体基片的一个表面包括多个IGBT元胞，每个IGBT元胞均包括漂移区101，位于漂移区101表面内的基区102，位于基区102表面内的两个发射区103，以及覆盖所述两个发射区的发射极金属104，发射区103和发射极金属104之间还包括绝缘层105。需要说明的是，漂移区101与发射区103的掺杂类型相同，且均与基区102的掺杂类型相反。本实施例中对漂移区、发射区和基区的具体掺杂类型不做限定，即所述漂移区的掺杂类型可以是N型，也可以是P型，具体视实际情况而定。
[0077]步骤S2、将所述半导体衬底的另一个表面减薄，并采用直写式离子注入方式进行扫描，形成所述T1-1GBT的背面结构，所述背面结构包括并列排布且掺杂类型相反的第一掺杂区和第二掺杂区。
[0078]需要说明的是，本实施例中所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构可以通过以下两种方法实现。
[0079]第一种方法，如图4所示，具体包括:
[0080]步骤S201、在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层106，如图5所示；
[0081]本实施例中优选的，所述全部掺杂的第一掺杂层采用直写式离子注入在半导体衬底的全部表面范围内进行扫描得到。
[0082]步骤S202、在所述第一掺杂层上，采用直写式离子注入方式进行局部扫描，对所述第一掺杂层进行局部离子掺杂，如图6所示，形成第二掺杂区108，所述第一掺杂层上其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区109，如图6所示即为最终形成的 T1-1GBT。
[0083]即该方法形成第一掺杂区和第二掺杂区时，先采用直写式离子注入方式进行半导体衬底全部范围内的扫描，形成全部掺杂的第一掺杂层，然后在形成第一掺杂层的表面的局部区域，通过直写式离子注入方式进行一次局部扫描形成第二掺杂区。其中所述第一掺杂区和所述第二掺杂区的掺杂类型相反，如，第一掺杂区的掺杂类型为P型时，第二掺杂区的掺杂类型为N型，而所述第一掺杂区的掺杂类型为N型时，第二掺杂区的掺杂类型为P型，本实施例中对此不做限定。
[0084]第二种方法，如图7所示，具体包括:
[0085]步骤S211、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第一局部扫描形成第一掺杂区；
[0086]步骤S212、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第二局部扫描形成第二掺杂区。
[0087]即第二种方法制作第一掺杂区和第二掺杂区时，均采用了直写式离子注入方式进行局部扫描，形成局部掺杂，且需要说明的是，所述第一局部扫描和所述第二局部扫描采用的直写式离子注入的离子杂质类型相反，即若形成第一掺 杂区的离子为N型杂质，则形成第二掺杂区的离子为P型杂质；若形成第一掺杂区的离子为P型杂质，则形成第二掺杂区的离子为N型杂质，本实施例中对此不作限定。
[0088]需要说明的是，在对所述半导体衬底的另一个表面减薄后，形成T1-1GBT背面结构之前，还可以包括:对所述半导体衬底的减薄表面进行全部掺杂，在所述半导体衬底的减薄表面形成缓冲层。
[0089]如图8所示，为带有缓冲层110的T1-1GBT。其中，缓冲层110位于漂移区101表面，使器件漂移区101的厚度减少，从而使器件的导通电阻率降低，导通压降减小；并且缓冲层掺杂类型与器件漂移区的掺杂类型相同，因此缓冲层能够结合一部分载流子，达到控制器件背面载流子注入率的效果，减少了关断时需要从器件漂移区移出的载流子的数量，从而能够提闻器件的关断速率。
[0090]本实施例中通过控制直写式离子发生器的离子出射方向和速度，实现T1-1GBT制作过程中对半导体衬底表面的局部扫描，采用简单的工艺形成T1-1GBT的背面结构，由于代替了现有技术中的光刻工艺实现局部遮挡，使得实现局部掺杂过程中的工艺大大简化，缩短了器件的制作周期，而且在T1-1GBT制作过程中，减少了光刻机的使用，能够在一定程度上降低T1-1GBT的生产成本。
[0091]本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
[0092]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【主权项】
1.一种半导体器件的制作方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层； 采用直写式离子注入方式进行局部扫描，在所述第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层的具体方法为:采用直写式离子注入方式在所述半导体衬底表面进行全部范围的扫描。3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、MOS控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。5.一种半导体器件的制作方法，其特征在于，包括: 提供半导体衬底； 采用直写式离子注入方式进行局部扫描，在所述半导体衬底的一个表面进行第一类型杂质的掺杂，形成第一掺杂区； 采用直写式离子注入方式进行局部扫描，在形成第一掺杂区的半导体衬底表面进行第二类型杂质的掺杂，形成第二掺杂区。6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述采用直写式离子注入方式进行局部扫描具体为:通过调整直写式离子发生器的离子束直径以及离子所在电场的电压，控制离子出射的方向和速度，使得离子落在所述半导体衬底的待掺杂区。7.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述半导体器件为快恢复二极管、门极可关断晶闸管、电子注入增强门极晶体管、集成门极换流晶闸管、MOS控制型可关断晶闸管、集成门极双晶体管或三模式集成绝缘栅型双极晶体管中的任意一种。8.—种T1-1GBT的制作方法，其特征在于，包括: 51、提供半导体衬底，所述半导体衬底的一个表面内包括多个IGBT元胞，所述IGBT元胞包括漂移区，位于所述漂移区表面内的基区，位于所述基区表面内的两个发射区，以及覆盖所述两个发射区的发射极金属； 52、将所述半导体衬底的另一个表面减薄，并采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述ΤΙ-1GBT的背面结构，所述背面结构包括并列排布且掺杂类型相反的第一掺杂区和第二掺杂区。9.根据权利要求8所述的T1-1GBT制作方法，其特征在于，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括: 5201、在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层； 5202、在所述第一掺杂层上,米用直写式离子注入方式进行局部扫描，对所述第一掺杂层进行局部离子掺杂，形成第二掺杂区，所述第一掺杂层上其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。10.根据权利要求9所述的T1-1GBT制作方法，其特征在于，所述在所述半导体衬底的减薄面上形成全部掺杂的第一掺杂层为:采用直写式离子注入方式对所述半导体衬底的减薄面进行全部扫描形成第一掺杂层。11.根据权利要求8所述的T1-1GBT制作方法，其特征在于，所述采用直写式离子注入方式在所述半导体衬底的减薄面上进行扫描，形成所述T1-1GBT的背面结构，具体包括: 5211、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第一局部扫描形成第一掺杂区； 5212、在所述半导体衬底的减薄面上采用直写式离子注入方式进行第二局部扫描形成第二掺杂区。12.根据权利要求8-11任意一项所述的T1-1GBT制作方法，其特征在于，在步骤S2中将所述半导体衬底的另一个表面减薄之后，形成所述T1-1GBT的背面结构之前，还包括: 对所述半导体衬底的减薄表面进行全部掺杂，在所述半导体衬底的减薄表面形成缓冲层。13.根据权利要求12所述的T1-1GBT制作方法，其特征在于，所述半导体衬底的基材为硅、碳化硅、氮化镓、金刚石或磷化镓中的任意一种。
【专利摘要】本发明提供一种半导体器件的制作方法、TI-IGBT的制作方法，半导体器件的制作方法包括：提供半导体衬底；在半导体衬底的一个表面上掺杂第一类型杂质，形成全部掺杂的第一掺杂层；采用直写式离子注入方式进行局部扫描，在第一掺杂层上掺杂第二类型杂质，形成第二掺杂区，其余未进行第二类型杂质掺杂的第一掺杂层区域形成第一掺杂区。由于本发明中仅通过控制直写式离子注入方式中离子在离子发生器的电场中的移动路径，控制离子注入到半导体衬底上的区域，实现局部掺杂，相对于通过光刻工艺形成待掺杂区域后再离子掺杂实现局部掺杂来说，本发明的方法大大简化了工艺，缩短了生产周期，提高了生产效率，并降低了半导体器件的生产成本。
【IPC分类】H01L29/739, H01L21/265, H01L21/331
【公开号】CN105489489
【申请号】CN201410529420
【发明人】张文亮, 朱阳军
【申请人】江苏中科君芯科技有限公司
【公开日】2016年4月13日
【申请日】2014年10月9日
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