一种半导体器件及其制造方法
一种半导体器件及其制造方法
【技术领域】
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件的制造方法。
【背景技术】
[0002]随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Si 1 icon-On-1nsulator)技术应运而生。
[0003]SOI衬底分厚层和薄层S0I，薄层S0I器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层??圭小于50nm时，为超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄S0I成为22nm以下尺寸工艺的理想解决方案。
[0004]然而，目前S0I衬底的造价较高，且提供的S0I衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
【发明内容】
[0005]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，可利用体衬底实现SOI器件且埋氧厚度可调。
[0006]为实现上述目的，本发明的技术方案为:
[0007]一种半导体器件的制造方法，包括步骤:
[0008]提供半导体衬底；
[0009]在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；
[0010]在第二半导体层上形成器件结构；
[0011]刻蚀器件两侧的第二半导体层，以形成刻蚀孔；
[0012]通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；
[0013]在空腔及刻蚀孔中填充介质材料。
[0014]可选的，在所述衬底上形成第一半导体层和第二半导体层的叠层的步骤具体为:
[0015]在半导体衬底上依次外延生长第一半导体层和第二半导体层。
[0016]可选的，所述衬底为硅衬底，所述第一半导体层为GexSilx，其中0〈χ〈1，所述第二半导体层为石圭。
[0017]可选的，在空腔及刻蚀孔中填充介质材料的步骤具体为:
[0018]采用ALD工艺或者CVD工艺，在空腔中填满第一介质层以及在刻蚀孔的内壁上形成第一介质层；在刻蚀孔中填满第二介质层。
[0019]可选的,所述第一介质层为高k介质材料，第二介质层为氧化石圭。
[0020]形成空腔的步骤具体为:通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层。
[0021]可选的，还包括步骤:
[0022]刻蚀剩余的隔离结构附近的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。
[0023]此外，本发明还提供了上述方法形成的半导体器件，包括:
[0024]半导体衬底；
[0025]半导体衬底上的第一介质层以及其上的第二半导体层；
[0026]第二半导体层上的器件结构，所述介质层至少位于器件结构的栅极下方；
[0027]贯穿第二半导体层的刻蚀孔，位于器件结构的栅极的两侧，刻蚀孔中填充有介质材料。
[0028]可选的，所述刻蚀孔中的介质材料包括刻蚀孔内壁上的第一介质层和填满刻蚀孔的第二介质层。
[0029]可选的，所述第一介质层为高k介质材料，第二介质层为氧化硅。
[0030]本发明的半导体器件及其制造方法，在衬底上形成第一半导体层和第二半导体层，并在其上形成器件，而后，通过第二半导体层中刻蚀出刻蚀孔来去除至少部分的第一半导体层，并重新形成介质材料层，这样，可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
【附图说明】
[0031]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0032]图1示出了本发明的半导体器件的制造方法的流程图；
[0033]图2-图9为根据本发明实施例制造半导体器件的各个制造过程中的截面结构示意图。
【具体实施方式】
[0034]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0035]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0036]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0037]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层，所述衬底中形成有叠层的隔离结构；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。
[0038]本发明的器件的制造方法，通过在半导体衬底上形成第一和第二半导体层，在其上形成器件，而后，通过第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并重新形成介质材料层，这样，可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
[0039]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0040]首先，在步骤S01，提供半导体衬底100，参考图2所示。
[0041]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬
。
[0042]而后，在步骤S02，在所述衬底100上依次层叠第一半导体层102和第二半导体层104的叠层，衬底中形成有所述叠层的隔离结构106，参考图2所示。
[0043]在本实施例中，可以采用外延生长(EPI)工艺，在体硅衬底100上依次外延生长第一半导体层102和第二半导体层104，其中，所述第一半导体层可以为Ge.S^ x，其中0〈χ〈1，厚度可以为l_200nm,典型的可以5nm或10nm ;所述第二半导体层可以为娃，厚度可以为3-200nm,典型的可以为5nm或10nm。外延工艺可以形成质量较高半导体层，以便提高所形成的器件的性能。在外延形成第一和第二半导体层后，可以进行第一和第二半导体层102、104及衬底100的刻蚀，以在衬底100中形成第一和第二半导体层的隔离结构106，隔离结构106之间的第二半导体层104为有源区。
[0044]在本发明中，第一半导体层的厚度可以根据器件的需要来选择，其厚度决定了后续填充的介质材料的厚度，即相当于SOI衬底中埋氧层的作用；第二半导体层用于器件的形成，其厚度根据器件的具体需求进行设置，相当于SOI衬底中顶层硅的作用，在该第二半导体层的厚度小于50nm时,可以用于形成UTS0I器件。
[0045]接着，在步骤S03，在第二半导体层104上形成器件结构110，参考图2所示。
[0046]可以按照传统的工艺来形成器件结构110，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在第二半导体层104上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。伪栅可以为非晶硅、多晶硅或氧化硅等，在一个实施例中，可以为非晶硅 。侧墙114可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙114可以为氮化硅和氧化硅的两层结构。
[0047]而后，在伪栅两侧形成源漏区，在一个实施例中，通过外延掺杂在第二半导体层104上形成硅的源漏区116。当然，也可以通过离子注入在第二半导体层中形成源漏区。
[0048]接着，在伪栅两侧覆盖层间介质层120并通过湿法腐蚀，去除伪栅和栅介质层，并重新形成栅介质层和栅极112，该栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如 T1、TiAlx、TiN、TaNx、HfN、TiCx、TaCx 等等。
[0049]从而，在第二半导体层104上形成了器件结构110，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
[0050]而后，在步骤S04，刻蚀器件两侧的第二半导体层104，以形成刻蚀孔124，参考图3所示。
[0051]在形成器件结构后，继续在器件上覆盖层间介质层120，参考图3所示。在本发明中，在形成接触孔的步骤之前，形成刻蚀孔124。在本实施例中，具体的，在层间介质层120之上形成第一掩膜层122，在第一掩膜层122的掩盖下，刻蚀栅极两侧的层间介质层120、源漏区116和第二半导体层104，直至暴露出第一半导体层102，从而形成刻蚀孔124，如图3所示。
[0052]接着，在步骤S05，通过刻蚀孔124进行腐蚀至少去除器件结构的栅极112下的第一半导体层102，以形成空腔130，参考图4所示。
[0053]在本实施例中，可以根据刻蚀速率设定刻蚀时间，使得刻蚀后，仅剩余隔离结构106附近的第一半导体层102，如图4所示，这样，在器件结构110的下方形成了空腔130。
[0054]当然，在其他实施例中，也可以进一步进行刻蚀，去除全部的第一半导体层，在整个第二半导体层下形成空腔。
[0055]而后，在步骤S06，在空腔130及刻蚀孔124中填充介质材料131、132，参考图5所
/j、l Ο
[0056]在本实施例中，首先，可以通过ALD(原子层沉积)或CVD(化学气相沉积)工艺，进行第一介质材料131的填充，该第一介质材料可以为氧化物材料或高k介质材料或其他绝缘的介质材料，在填满空腔形成第一介质层131时，刻蚀孔124的内壁上也沉积有该第一介质层；接着，以第二介质材料填充刻蚀孔124，第二介质材料可以为氧化硅等介质材料，并进行平坦化，直至暴露层间介质层120，在刻蚀孔中形成第二介质层132，从而以介质材料填满空腔及刻蚀孔，参考图5所示。
[0057]在其他实施例中，也可以采用其他方法来进行空腔的填充，例如可以采用热氧化法进行氧化，使得衬底及第二半导体层的氧化物材料填满空腔，接着，进行刻蚀孔的填充。
[0058]而后，更优地，在本实施例中，可以将隔离结构106附近的第一半导体层102去除，具体地，在层间介质层上形成第二掩膜层135，在第二掩膜层135的掩盖下刻蚀层间介质层120、源漏区116、第二半导体层104、隔离结构106和第一半导体层102，以形成沟槽134，使得隔离结构附近的第一半导体层102进一步的去除掉，如图6所示；接着，将该沟槽以氧化物的介质材料136填满，如氧化硅等，如图7所示。
[0059]而后，可以进行其他必要的工艺。
[0060]可以按照常规工艺，在层间介质层120上形成第三掩膜层140，在第三掩膜层140的掩蔽下，进行刻蚀层间介质层的刻蚀，形成接触孔142，参考图8所示；而后，进行金属材料的填充，并进行平坦化，直至暴露层间介质层130，以形成源漏接触144和栅极接触(图未示出)，参考图9所示。
[0061]至此形成了根据本发明制造方法形成的半导体器件。参考图9所示，该半导体器件包括:半导体衬底100 ;半导体衬底100上的第一介质层131以及其上的第二半导体层104 ;第二半导体层104上的器件结构110，所述介质层131至少位于器件结构的栅极112下方；贯穿第二半导体层的刻蚀孔124，位于器件结构的栅极112的两侧，刻蚀孔中填充有介质材料。
[0062]在本发明的半导体器件中，源漏接触144形成在与刻蚀孔一侧的源漏区116之上。
[0063]在本发明的实施例中，所述刻蚀孔124中的介质材料包括刻蚀孔内壁上的第一介质层131和填充刻蚀孔的第二介质层132，例如第一介质层可以可以为高k介质材料，第二介质层可以为氧化硅。
[0064]在本发明的实施例中，第一介质层131形成在整个器件结构的下方，也即第二半导体层下都为第一介质层，如图9所示，且衬底100中形成有贯穿层间介质层120、源漏区116、第二半导体层104和第一介质层131的隔离沟槽136。
[0065]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0066]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体器件的制造方法，其特征在于，包括步骤: 提供半导体衬底； 在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构； 在第二半导体层上形成器件结构； 刻蚀器件两侧的第二半导体层，以形成刻蚀孔； 通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔； 在空腔及刻蚀孔中填充介质材料。2.根据权利要求1所述的制造方法，其特征在于，在所述衬底上形成第一半导体层和第二半导体层的叠层的步骤具体为: 在半导体衬底上依次外延生长第一半导体层和第二半导体层。3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSii x，其中0〈χ〈1,所述第二半导体层为石圭。4.根据权利要求1所述的制造方法，其特征在于，在空腔及刻蚀孔中填充介质材料的步骤具体为: 采用ALD工艺或者CVD工艺，在空腔中填满第一介质层以及在刻蚀孔的内壁上形成第一介质层；在刻蚀孔中填满第二介质层。5.根据权利要求5所述的制造方法，其特征在于，所述第一介质层为高k介质材料，第二介质层为氧化硅。6.根据权利要求1所述的制造方法，其特征在于，形成空腔的步骤具体为:通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层。7.根据权利要求6所述的制造方法，其特征在于，还包括步骤: 刻蚀剩余的隔离结构附近的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。8.一种半导体器件，其特征在于，包括: 半导体衬底； 半导体衬底上的第一介质层以及其上的第二半导体层； 第二半导体层上的器件结构，所述第一介质层至少位于器件结构的栅极下方； 贯穿第二半导体层的刻蚀孔，位于器件结构的栅极的两侧，刻蚀孔中填充有介质材料。9.根据权利要求8所述的半导体器件，其特征在于，所述刻蚀孔中的介质材料包括刻蚀孔内壁上的第一介质层和填充刻蚀孔的第二介质层。10.根据权利要求9所述的半导体器件，其特征在于，所述第一介质层为高k介质材料，第二介质层为氧化硅。
【专利摘要】本发明公开了一种半导体器件的制造方法，包括步骤：提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。本发明可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
【IPC分类】H01L29/78, H01L21/336, H01L29/49
【公开号】CN105489491
【申请号】CN201410478978
【发明人】唐兆云, 闫江, 徐烨锋, 唐波, 王红丽, 许静, 杨萌萌
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月18日
【技术领域】
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件的制造方法。
【背景技术】
[0002]随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Si 1 icon-On-1nsulator)技术应运而生。
[0003]SOI衬底分厚层和薄层S0I，薄层S0I器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层??圭小于50nm时，为超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄S0I成为22nm以下尺寸工艺的理想解决方案。
[0004]然而，目前S0I衬底的造价较高，且提供的S0I衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
【发明内容】
[0005]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，可利用体衬底实现SOI器件且埋氧厚度可调。
[0006]为实现上述目的，本发明的技术方案为:
[0007]一种半导体器件的制造方法，包括步骤:
[0008]提供半导体衬底；
[0009]在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；
[0010]在第二半导体层上形成器件结构；
[0011]刻蚀器件两侧的第二半导体层，以形成刻蚀孔；
[0012]通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；
[0013]在空腔及刻蚀孔中填充介质材料。
[0014]可选的，在所述衬底上形成第一半导体层和第二半导体层的叠层的步骤具体为:
[0015]在半导体衬底上依次外延生长第一半导体层和第二半导体层。
[0016]可选的，所述衬底为硅衬底，所述第一半导体层为GexSilx，其中0〈χ〈1，所述第二半导体层为石圭。
[0017]可选的，在空腔及刻蚀孔中填充介质材料的步骤具体为:
[0018]采用ALD工艺或者CVD工艺，在空腔中填满第一介质层以及在刻蚀孔的内壁上形成第一介质层；在刻蚀孔中填满第二介质层。
[0019]可选的,所述第一介质层为高k介质材料，第二介质层为氧化石圭。
[0020]形成空腔的步骤具体为:通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层。
[0021]可选的，还包括步骤:
[0022]刻蚀剩余的隔离结构附近的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。
[0023]此外，本发明还提供了上述方法形成的半导体器件，包括:
[0024]半导体衬底；
[0025]半导体衬底上的第一介质层以及其上的第二半导体层；
[0026]第二半导体层上的器件结构，所述介质层至少位于器件结构的栅极下方；
[0027]贯穿第二半导体层的刻蚀孔，位于器件结构的栅极的两侧，刻蚀孔中填充有介质材料。
[0028]可选的，所述刻蚀孔中的介质材料包括刻蚀孔内壁上的第一介质层和填满刻蚀孔的第二介质层。
[0029]可选的，所述第一介质层为高k介质材料，第二介质层为氧化硅。
[0030]本发明的半导体器件及其制造方法，在衬底上形成第一半导体层和第二半导体层，并在其上形成器件，而后，通过第二半导体层中刻蚀出刻蚀孔来去除至少部分的第一半导体层，并重新形成介质材料层，这样，可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
【附图说明】
[0031]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0032]图1示出了本发明的半导体器件的制造方法的流程图；
[0033]图2-图9为根据本发明实施例制造半导体器件的各个制造过程中的截面结构示意图。
【具体实施方式】
[0034]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0035]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0036]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0037]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层，所述衬底中形成有叠层的隔离结构；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。
[0038]本发明的器件的制造方法，通过在半导体衬底上形成第一和第二半导体层，在其上形成器件，而后，通过第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并重新形成介质材料层，这样，可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
[0039]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0040]首先，在步骤S01，提供半导体衬底100，参考图2所示。
[0041]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬
。
[0042]而后，在步骤S02，在所述衬底100上依次层叠第一半导体层102和第二半导体层104的叠层，衬底中形成有所述叠层的隔离结构106，参考图2所示。
[0043]在本实施例中，可以采用外延生长(EPI)工艺，在体硅衬底100上依次外延生长第一半导体层102和第二半导体层104，其中，所述第一半导体层可以为Ge.S^ x，其中0〈χ〈1，厚度可以为l_200nm,典型的可以5nm或10nm ;所述第二半导体层可以为娃，厚度可以为3-200nm,典型的可以为5nm或10nm。外延工艺可以形成质量较高半导体层，以便提高所形成的器件的性能。在外延形成第一和第二半导体层后，可以进行第一和第二半导体层102、104及衬底100的刻蚀，以在衬底100中形成第一和第二半导体层的隔离结构106，隔离结构106之间的第二半导体层104为有源区。
[0044]在本发明中，第一半导体层的厚度可以根据器件的需要来选择，其厚度决定了后续填充的介质材料的厚度，即相当于SOI衬底中埋氧层的作用；第二半导体层用于器件的形成，其厚度根据器件的具体需求进行设置，相当于SOI衬底中顶层硅的作用，在该第二半导体层的厚度小于50nm时,可以用于形成UTS0I器件。
[0045]接着，在步骤S03，在第二半导体层104上形成器件结构110，参考图2所示。
[0046]可以按照传统的工艺来形成器件结构110，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在第二半导体层104上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。伪栅可以为非晶硅、多晶硅或氧化硅等，在一个实施例中，可以为非晶硅 。侧墙114可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙114可以为氮化硅和氧化硅的两层结构。
[0047]而后，在伪栅两侧形成源漏区，在一个实施例中，通过外延掺杂在第二半导体层104上形成硅的源漏区116。当然，也可以通过离子注入在第二半导体层中形成源漏区。
[0048]接着，在伪栅两侧覆盖层间介质层120并通过湿法腐蚀，去除伪栅和栅介质层，并重新形成栅介质层和栅极112，该栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如 T1、TiAlx、TiN、TaNx、HfN、TiCx、TaCx 等等。
[0049]从而，在第二半导体层104上形成了器件结构110，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
[0050]而后，在步骤S04，刻蚀器件两侧的第二半导体层104，以形成刻蚀孔124，参考图3所示。
[0051]在形成器件结构后，继续在器件上覆盖层间介质层120，参考图3所示。在本发明中，在形成接触孔的步骤之前，形成刻蚀孔124。在本实施例中，具体的，在层间介质层120之上形成第一掩膜层122，在第一掩膜层122的掩盖下，刻蚀栅极两侧的层间介质层120、源漏区116和第二半导体层104，直至暴露出第一半导体层102，从而形成刻蚀孔124，如图3所示。
[0052]接着，在步骤S05，通过刻蚀孔124进行腐蚀至少去除器件结构的栅极112下的第一半导体层102，以形成空腔130，参考图4所示。
[0053]在本实施例中，可以根据刻蚀速率设定刻蚀时间，使得刻蚀后，仅剩余隔离结构106附近的第一半导体层102，如图4所示，这样，在器件结构110的下方形成了空腔130。
[0054]当然，在其他实施例中，也可以进一步进行刻蚀，去除全部的第一半导体层，在整个第二半导体层下形成空腔。
[0055]而后，在步骤S06，在空腔130及刻蚀孔124中填充介质材料131、132，参考图5所
/j、l Ο
[0056]在本实施例中，首先，可以通过ALD(原子层沉积)或CVD(化学气相沉积)工艺，进行第一介质材料131的填充，该第一介质材料可以为氧化物材料或高k介质材料或其他绝缘的介质材料，在填满空腔形成第一介质层131时，刻蚀孔124的内壁上也沉积有该第一介质层；接着，以第二介质材料填充刻蚀孔124，第二介质材料可以为氧化硅等介质材料，并进行平坦化，直至暴露层间介质层120，在刻蚀孔中形成第二介质层132，从而以介质材料填满空腔及刻蚀孔，参考图5所示。
[0057]在其他实施例中，也可以采用其他方法来进行空腔的填充，例如可以采用热氧化法进行氧化，使得衬底及第二半导体层的氧化物材料填满空腔，接着，进行刻蚀孔的填充。
[0058]而后，更优地，在本实施例中，可以将隔离结构106附近的第一半导体层102去除，具体地，在层间介质层上形成第二掩膜层135，在第二掩膜层135的掩盖下刻蚀层间介质层120、源漏区116、第二半导体层104、隔离结构106和第一半导体层102，以形成沟槽134，使得隔离结构附近的第一半导体层102进一步的去除掉，如图6所示；接着，将该沟槽以氧化物的介质材料136填满，如氧化硅等，如图7所示。
[0059]而后，可以进行其他必要的工艺。
[0060]可以按照常规工艺，在层间介质层120上形成第三掩膜层140，在第三掩膜层140的掩蔽下，进行刻蚀层间介质层的刻蚀，形成接触孔142，参考图8所示；而后，进行金属材料的填充，并进行平坦化，直至暴露层间介质层130，以形成源漏接触144和栅极接触(图未示出)，参考图9所示。
[0061]至此形成了根据本发明制造方法形成的半导体器件。参考图9所示，该半导体器件包括:半导体衬底100 ;半导体衬底100上的第一介质层131以及其上的第二半导体层104 ;第二半导体层104上的器件结构110，所述介质层131至少位于器件结构的栅极112下方；贯穿第二半导体层的刻蚀孔124，位于器件结构的栅极112的两侧，刻蚀孔中填充有介质材料。
[0062]在本发明的半导体器件中，源漏接触144形成在与刻蚀孔一侧的源漏区116之上。
[0063]在本发明的实施例中，所述刻蚀孔124中的介质材料包括刻蚀孔内壁上的第一介质层131和填充刻蚀孔的第二介质层132，例如第一介质层可以可以为高k介质材料，第二介质层可以为氧化硅。
[0064]在本发明的实施例中，第一介质层131形成在整个器件结构的下方，也即第二半导体层下都为第一介质层，如图9所示，且衬底100中形成有贯穿层间介质层120、源漏区116、第二半导体层104和第一介质层131的隔离沟槽136。
[0065]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0066]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体器件的制造方法，其特征在于，包括步骤: 提供半导体衬底； 在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构； 在第二半导体层上形成器件结构； 刻蚀器件两侧的第二半导体层，以形成刻蚀孔； 通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔； 在空腔及刻蚀孔中填充介质材料。2.根据权利要求1所述的制造方法，其特征在于，在所述衬底上形成第一半导体层和第二半导体层的叠层的步骤具体为: 在半导体衬底上依次外延生长第一半导体层和第二半导体层。3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSii x，其中0〈χ〈1,所述第二半导体层为石圭。4.根据权利要求1所述的制造方法，其特征在于，在空腔及刻蚀孔中填充介质材料的步骤具体为: 采用ALD工艺或者CVD工艺，在空腔中填满第一介质层以及在刻蚀孔的内壁上形成第一介质层；在刻蚀孔中填满第二介质层。5.根据权利要求5所述的制造方法，其特征在于，所述第一介质层为高k介质材料，第二介质层为氧化硅。6.根据权利要求1所述的制造方法，其特征在于，形成空腔的步骤具体为:通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层。7.根据权利要求6所述的制造方法，其特征在于，还包括步骤: 刻蚀剩余的隔离结构附近的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。8.一种半导体器件，其特征在于，包括: 半导体衬底； 半导体衬底上的第一介质层以及其上的第二半导体层； 第二半导体层上的器件结构，所述第一介质层至少位于器件结构的栅极下方； 贯穿第二半导体层的刻蚀孔，位于器件结构的栅极的两侧，刻蚀孔中填充有介质材料。9.根据权利要求8所述的半导体器件，其特征在于，所述刻蚀孔中的介质材料包括刻蚀孔内壁上的第一介质层和填充刻蚀孔的第二介质层。10.根据权利要求9所述的半导体器件，其特征在于，所述第一介质层为高k介质材料，第二介质层为氧化硅。
【专利摘要】本发明公开了一种半导体器件的制造方法，包括步骤：提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔中填充介质材料。本发明可以实现通过体衬底实现绝缘体上硅器件，同时，埋氧层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
【IPC分类】H01L29/78, H01L21/336, H01L29/49
【公开号】CN105489491
【申请号】CN201410478978
【发明人】唐兆云, 闫江, 徐烨锋, 唐波, 王红丽, 许静, 杨萌萌
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月18日
最新回复(0)