数字显示背投系统的电路的制作方法
专利名称：数字显示背投系统的电路的制作方法
技术领域：
本实用新型涉及一种应用于数字显示背投系统的高速数字电路设计。
背景技术：
目前应用于数字显示家电的背投系统，均采用主要由集成电路芯片构成的电路。数字信号处理电路所支持的输入、输出信号分辨率非常高，数据存储器的容量也非常大，时钟频率很高。
现有的数字显示背投系统，通常未加考虑如何保证高速传输信号的完整性因素。因时钟频率的提高、使得数据信号边沿变陡，因而易导致互连延迟引起的时序问题、以及串扰、传输线效应等问题。而且在硬件方面，也易造成主芯片与存储器之间出现数据传送错误、主芯片读取数据出现误码等问题，从而导致整个系统无法正常工作。
由于电路的布局布线密度较大、电路输出开关的速度较高、同时工作频率也在不断提高，从而如何确保高速信号的完整性，成为直接关系到电路设计是否成功的关键因素。
发明内容
本实用新型所述数字显示背投系统的电路可以解决上述问题和不足，主要考虑了元器件和PCB板参数，使得PCB板布局合理、能够保证高速信号线布线得到优化，从而保证数据传送正确无误，提高整个系统的可靠性。
在本实用新型所述数字显示背投系统的电路中，包括有CPU主芯片和SDRAM存储器。其中的电路布线特点是CPU主芯片的全部控制线(包括时钟线)等长，则相应地SDRAM存储器的全部控制输入线等长；为保证数据和地址输入和输出正确无误，本实用新型所述数字显示背投系统的电路，还将CPU主芯片的全部数据线设为等长，同时将SDRAM存储器的全部数据线设为等长；CPU主芯片的全部地址线设为等长，相应地将SDRAM存储器的全部地址线设为等长；同时，将主芯片发送和返回的时钟线平行布设、且也设置为等长。
在系统电路中，若采用2个SDRAM存储器，则除了如上所述保证控制线、数据线和地址线等长以外，还将主芯片的返回时钟线由最后一个进行数据传输的SDRAM存储器发出。
通过以上设计，本实用新型所述的数字显示背投系统电路，设计有等长的控制线、数据线和地址线，以及通过PCB板布局设计，达到源端、传输线、负载端的阻抗匹配，消除了信号传输中的振铃(ringing)和环绕震荡(rounding)，保证了信号完整性和整个系统的可靠性。
图1是本实用新型所述数字显示背投系统电路的系统框图；图2是电路示意图；图3是PCB板布局图。
其中，在图2中的主芯片的型号是A6SI500，2个SDRAM存储器的型号都是K4S643232C。
具体实施方式
实施例1，如图1所示，所述的数字显示背投系统，由微处理器、A/D转换电路、信号处理转换电路、以及视频处理电路等构成。
如图2和图3所示，本实用新型所述的数字显示背投系统的电路，包括有CPU主芯片和2个SDRAM存储器。
其中，主芯片的型号是A6SI500，2个SDRAM存储器N016、N017的型号都是K4S643232C。
在布线设计中，CPU主芯片的A6SI500的7位控制线SDCLK、WE、CAS、RAS、CKE、BA1、BA0等长。
SDRAM存储器N16的控制输入线SDCLK、WE、CAS、RAS、CKE、BA1、BA0等长。
SDRAM存储器N17的控制输入线SDCLK、WE、CAS、RAS、CKE、BA1、BA0等长。
同时，为了保证数据和地址输入和输出正确无误，本实用新型所述数字显示背投系统的电路，CPU主芯片A6SI500的64位数据线DQ设为等长，8位数据线DQM设为等长，11位地址线MA设为等长。
SDRAM存储器N016的32位数据线DQ(0，31)设为等长，4位数据线DQM(0，3)设为等长，11位地址线MA(0，10)设为等长。
SDRAM存储器N017的32位数据线DQ(32，63)设为等长，4位数据线DQM(4，7)设为等长，11位地址线MA(0，10)设为等长。
主芯片A6SI500的发送时钟线SDCLK、返回时钟线SDCLK1平行布设，而且也设置为等长。
同时，主芯片A6SI500的返回时钟线SDCLK1由SDRAM存储器N017发出。
权利要求1.一种数字显示背投系统的电路，包括有包括有CPU主芯片和2个SDRAM存储器，其特征在于CPU主芯片控制线全部设为等长，而SDRAM存储器的控制输入线也全部设为等长。
2.根据权利要求1所述的数字显示背投系统的电路，其特征在于CPU主芯片的数据线DQ设为等长、数据线DQM设为等长，地址线MA设为等长；每个SDRAM存储器的数据线DQ设为等长、数据线DQM设为等长、地址线MA设为等长。
3.根据权利要求2所述的数字显示背投系统的电路，其特征在于CPU主芯片的发送时钟线SDCLK、返回时钟线SDCLK1平行布设，而且也设置为等长。
4.根据权利要求3所述的数字显示背投系统的电路，其特征在于主芯片的返回时钟线SDCLK1由后一个SDRAM存储器发出。
专利摘要本实用新型所述数字显示背投系统的电路，包括有CPU主芯片和SDRAM存储器。其中的电路布线是将控制线、数据线和地址线设为等长。且主芯片的返回时钟线由最后一个SDRAM存储器发出。本实用新型所述的数字显示背投系统电路，通过PCB板布局设计，可以达到源端、传输线、负载端的阻抗匹配，消除了信号传输中的振铃和环绕震荡，保证了信号完整性和整个系统的可靠性。
文档编号H04N5/74GK2636544SQ03269508
公开日2004年8月25日 申请日期2003年8月8日 优先权日2003年8月8日
发明者曹建伟, 刘卫东, 曲春, 刘旭凤 申请人:海信集团有限公司
技术领域：
本实用新型涉及一种应用于数字显示背投系统的高速数字电路设计。
背景技术：
目前应用于数字显示家电的背投系统，均采用主要由集成电路芯片构成的电路。数字信号处理电路所支持的输入、输出信号分辨率非常高，数据存储器的容量也非常大，时钟频率很高。
现有的数字显示背投系统，通常未加考虑如何保证高速传输信号的完整性因素。因时钟频率的提高、使得数据信号边沿变陡，因而易导致互连延迟引起的时序问题、以及串扰、传输线效应等问题。而且在硬件方面，也易造成主芯片与存储器之间出现数据传送错误、主芯片读取数据出现误码等问题，从而导致整个系统无法正常工作。
由于电路的布局布线密度较大、电路输出开关的速度较高、同时工作频率也在不断提高，从而如何确保高速信号的完整性，成为直接关系到电路设计是否成功的关键因素。
发明内容
本实用新型所述数字显示背投系统的电路可以解决上述问题和不足，主要考虑了元器件和PCB板参数，使得PCB板布局合理、能够保证高速信号线布线得到优化，从而保证数据传送正确无误，提高整个系统的可靠性。
在本实用新型所述数字显示背投系统的电路中，包括有CPU主芯片和SDRAM存储器。其中的电路布线特点是CPU主芯片的全部控制线(包括时钟线)等长，则相应地SDRAM存储器的全部控制输入线等长；为保证数据和地址输入和输出正确无误，本实用新型所述数字显示背投系统的电路，还将CPU主芯片的全部数据线设为等长，同时将SDRAM存储器的全部数据线设为等长；CPU主芯片的全部地址线设为等长，相应地将SDRAM存储器的全部地址线设为等长；同时，将主芯片发送和返回的时钟线平行布设、且也设置为等长。
在系统电路中，若采用2个SDRAM存储器，则除了如上所述保证控制线、数据线和地址线等长以外，还将主芯片的返回时钟线由最后一个进行数据传输的SDRAM存储器发出。
通过以上设计，本实用新型所述的数字显示背投系统电路，设计有等长的控制线、数据线和地址线，以及通过PCB板布局设计，达到源端、传输线、负载端的阻抗匹配，消除了信号传输中的振铃(ringing)和环绕震荡(rounding)，保证了信号完整性和整个系统的可靠性。
图1是本实用新型所述数字显示背投系统电路的系统框图；图2是电路示意图；图3是PCB板布局图。
其中，在图2中的主芯片的型号是A6SI500，2个SDRAM存储器的型号都是K4S643232C。
具体实施方式
实施例1，如图1所示，所述的数字显示背投系统，由微处理器、A/D转换电路、信号处理转换电路、以及视频处理电路等构成。
如图2和图3所示，本实用新型所述的数字显示背投系统的电路，包括有CPU主芯片和2个SDRAM存储器。
其中，主芯片的型号是A6SI500，2个SDRAM存储器N016、N017的型号都是K4S643232C。
在布线设计中，CPU主芯片的A6SI500的7位控制线SDCLK、WE、CAS、RAS、CKE、BA1、BA0等长。
SDRAM存储器N16的控制输入线SDCLK、WE、CAS、RAS、CKE、BA1、BA0等长。
SDRAM存储器N17的控制输入线SDCLK、WE、CAS、RAS、CKE、BA1、BA0等长。
同时，为了保证数据和地址输入和输出正确无误，本实用新型所述数字显示背投系统的电路，CPU主芯片A6SI500的64位数据线DQ设为等长，8位数据线DQM设为等长，11位地址线MA设为等长。
SDRAM存储器N016的32位数据线DQ(0，31)设为等长，4位数据线DQM(0，3)设为等长，11位地址线MA(0，10)设为等长。
SDRAM存储器N017的32位数据线DQ(32，63)设为等长，4位数据线DQM(4，7)设为等长，11位地址线MA(0，10)设为等长。
主芯片A6SI500的发送时钟线SDCLK、返回时钟线SDCLK1平行布设，而且也设置为等长。
同时，主芯片A6SI500的返回时钟线SDCLK1由SDRAM存储器N017发出。
权利要求1.一种数字显示背投系统的电路，包括有包括有CPU主芯片和2个SDRAM存储器，其特征在于CPU主芯片控制线全部设为等长，而SDRAM存储器的控制输入线也全部设为等长。
2.根据权利要求1所述的数字显示背投系统的电路，其特征在于CPU主芯片的数据线DQ设为等长、数据线DQM设为等长，地址线MA设为等长；每个SDRAM存储器的数据线DQ设为等长、数据线DQM设为等长、地址线MA设为等长。
3.根据权利要求2所述的数字显示背投系统的电路，其特征在于CPU主芯片的发送时钟线SDCLK、返回时钟线SDCLK1平行布设，而且也设置为等长。
4.根据权利要求3所述的数字显示背投系统的电路，其特征在于主芯片的返回时钟线SDCLK1由后一个SDRAM存储器发出。
专利摘要本实用新型所述数字显示背投系统的电路，包括有CPU主芯片和SDRAM存储器。其中的电路布线是将控制线、数据线和地址线设为等长。且主芯片的返回时钟线由最后一个SDRAM存储器发出。本实用新型所述的数字显示背投系统电路，通过PCB板布局设计，可以达到源端、传输线、负载端的阻抗匹配，消除了信号传输中的振铃和环绕震荡，保证了信号完整性和整个系统的可靠性。
文档编号H04N5/74GK2636544SQ03269508
公开日2004年8月25日 申请日期2003年8月8日 优先权日2003年8月8日
发明者曹建伟, 刘卫东, 曲春, 刘旭凤 申请人:海信集团有限公司
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