电流输出控制装置及方法、数字控制振荡装置、数字锁相环、频率合成器及数字频率锁定环的制作方法
电流输出控制装置及方法、数字控制振荡装置、数字锁相环、频率合成器及数字频率锁定环的制作方法
【专利摘要】一种电流输出控制装置，具备：电流单元排列部（200），具有多个电流单元（1～16），这些电流单元在第1端子（电流源）和第2端子（接地）之间分别并联连接，通过导通动作连接第1端子和第2端子，使流入第1端子和第2端子之间的控制电流（Ic）增加；以及代码转换部（解码器100），该代码转换部按照从外部输入的代码的变化，生成对电流单元（1～16）的导通截止进行控制的信号（行代码、列代码），并向电流单元排列部（200）输入，以便使连接第1端子和第2端子的电流单元（1～16）的数量变化。按照输入代码的变化，使输出的控制电流的电流值单调增加或单调减少，从而避免使用该控制电流控制振荡频率的DCO等的波动特性恶化。
【专利说明】电流输出控制装置及方法、数字控制振荡装置、数字锁相环、频率合成器及数字频率锁定环
【技术领域】
[0001]本发明涉及按照输入的代码的变化控制输出电流值的电流输出控制装置、电流输出控制方法、数字控制振荡装置、数字锁相环(数字PLL)、频率合成器、数字FLL (FrequencyLocked Loop:频率锁定环)及半导体装置，特别涉及适合于按照输入代码的变化高精度地动作的电流输出控制装置、电流输出控制方法、数字控制振荡装置、数字PLL、频率合成器、数字FLL及半导体装置。
【背景技术】
[0002]近几年来，在便携式电话、通信装置及笔记本电脑等电子设备中，使用将PLL(Phase Locked Loop:锁相环)电路的控制信号数字化的数字PLL电路。数字PLL电路由于将模拟电路置换成数字电路，所以可以利用工艺规程的进步进一步节省空间及节电。
[0003]例如用PLL控制的时钟信号被作为微处理器的系统时钟信号使用，而且具备微处理器的微型控制器(以下也称作“微机”)的消耗功率(消耗电流)正在进一步降低，因此使微机间歇动作的机会增加。使用模拟方式的PLL进行这种间歇动作时，将PLL关闭一次后，充电泵的电荷就被放掉，再次接通之际，需要从零开始充电，因而不利于降低消耗。
[0004]关于数字PLL，例如专利文献1、2等公布了它的相关技术。在专利文献1、2中，公布了将PLL电路的控制信号全部数字化的ADPLL(A11 Digital PLL:全数字锁相环)电路。
[0005]这种ADPLL的振荡电路的控制方法，也和以往的模拟PLL大不相同。就是说，在模拟PLL中使用根据以与基准时钟的相位差的量补充电荷的电容的电压电平确定振荡频率的电压控制型振荡电路(VC0:Voltage Controlled Oscillator),而在ADPLL中通常使用根据数字代码的输入值确定振荡频率的数字控制振荡装置(DC0:Digital ControlledOscillator)。
[0006]专利文献1:日本特开2002 - 335155号公报；
专利文献2:日本特开2011 - 205339号公报。
[0007]在ADPLL中，转换输入DCO的代码，切换DCO (数字控制振荡装置)的振荡频率。这种输入代码的转换，根据规定的时钟进行。
[0008]因此，在转换输入代码时，由于时钟频率的变动而产生假信号脉冲(glitch)(不连续的噪声)时，DCO的振荡频率变动，波动特性(在这里为频率的稳定性)恶化。
[0009]例如在专利文献I中，用IDAC使输出电流值变化，并使电流控制振荡电路的频率变化。具体地说，作为IDAC，使用结构如图7所示的部件，开关以2的η次方加权的晶体管，从而控制环状振荡电路的电流，使振荡频率变化，该环状振荡电路由反射镜电路与各晶体管连接。
[0010]这种结构的电路中，切换频率的代码被输入根据晶体管的沟道宽度(W)/沟道长度(L)及连接数加权的各晶体管之际，由各比特的传播时间之差、开关的时机的不同而产生的假信号脉冲也被输入。[0011]其结果，有时选择了不应该选择的晶体管。这时，输出的电流值就异常，使用该电流值的环状振荡电路的振荡频率就不稳定，成为环状振荡电路中的波动特性恶化的一个原因。
[0012]此外，还考虑了用电容除去切换数字值之际的假信号脉冲。但是因为需要另外追加电容，所以从电路的小型化和低成本化的观点上说，并不理想。
[0013]另外，专利文献2公布了为了解决在DCO中进行Binary控制型的频率控制时的问题，即在高位比特的变化点中由于受到寄生电容、晶体管特性的偏移等影响容易产生开关所导致的噪声的问题，而将8比特的振荡器控制字码0TW[7:0]分割成为高位5比特和低位3比特，将高位5比特转换成用于进行5比特的Binary控制的OTWb [7:3]，将低位3比特转换成用于进行Unary控制的0TWu[13:0]，从而控制振荡器的振荡频率的技术。
[0014]可是，在专利文献2的这种技术中，不能够避免切换DCO的振荡频率之际，输入DCO的输入代码转换时假信号脉冲的产生，有时使DCO的振荡频率不稳定。
【发明内容】
[0015]本发明就是为了解决上述问题而研制的，其目的在于能够使切换DCO的振荡频率时使用的控制电流的输出值稳定，避免切换DCO的振荡频率时的不稳定性恶化。
[0016]为了达到上述目的，本发明的电流输出控制装置具备:电流单元排列部，该电流单元排列部具有多个电流单元电路，这些电流单元电路在第I端子和第2端子之间分别并联连接，并且根据输入的数字信号切换导通截止状态，在截止状态中断开所述第I端子和所述第2端子之间，而且在导通状态中连接所述第I端子和所述第2端子，使流入所述第I端子和所述第2端子之间的电流增加；代码转换部，该代码转换部按照从外部输入的代码的变化，生成使导通状态的所述电流单元电路的数量变化的数字信号，并向所述电流单元电路的每一个输入。
[0017]依据本发明，因为按照从外部输入的代码的变化，使输出的控制电流的电流值单调增加或单调减少，所以能够避免使用该控制电流控制振荡频率的DCO等的波动特性恶化。
【专利附图】
【附图说明】
[0018]图1是表示具备实施方式涉及的电流输出控制装置的数字控制振荡装置的结构例的方框图；
图2是表示实施方式涉及的数字控制振荡装置中的电流控制振荡电路的电路结构例的电路图；
图3是表示实施方式涉及的数字控制振荡装置中的电流单元电路的电路结构例的电路图；
图4是表示实施方式涉及的数字控制振荡装置中的电流单元电路的其它电路结构例的电路图；
图5是表示具备实施方式涉及的数字控制振荡装置的半导体装置的结构例的方框图； 图6是表示实施方式涉及的电流输出控制方法的处理动作例的流程图；
图7是表示现有的电流输出控制装置的电路结构例的电路图。【具体实施方式】
[0019]下面，参照附图，讲述本发明的实施方式。图1示出具备本实施方式涉及的电流输出控制装置的数字控制振荡装置的结构，由解码器100及电流单元排列部(图中记为“电流单元MATRIX电路”)200构成电流输出控制装置，将电流控制振荡电路(图中记为“电流控制振荡电路(CC0)”)300与具备解码器100及电流单元排列部200的电流输出控制装置连接，从而构成数字控制振荡装置。
[0020]电流单元排列部200具备多个电流单元，这些电流单元在用于电流控制振荡电路300中的时钟信号(CLK)的频率控制的控制电流流过的第I端子和用于接地的第2端子之间分别并联连接，通过导通动作连接第I端子和第2端子，使流入第I端子和第2端子之间的控制电流增加。
[0021]解码器100生成对电流单元导通截止进行控制的数字信号，并向电流单元排列部200输入，以便按照从例如生成与相位比较器对电流控制振荡电路300输出的时钟信号和预定的基准时钟信号的相位差加以比较后的输出结果对应的代码的逻辑电路等外部装置输入的代码的变化，使电流单元排列部200具备的、连接第I端子和第2端子的电流单元的
数量变化。
[0022]另外，如用后面的图3及图4所详细表示的那样，以M行XN列(M、N为I以上的整数)排列电流单元电路，构成电流单元排列部200。
[0023]解码器100生成数字信号，并向电流单元排列部200输入，以便随着输入的代码从最低位比特起依次成为高位(有效)，而以从第I行到第M行的顺序，使各行的电流单元电路的每一个，从第I列起到第N列为止或从第N列起到第I列为止地只使规定的个数依次导通。
[0024]另外，解码器100还生成数字信号，并向电流单元排列部200输入，以便随着输入的比特代码从最高位比特起依次成为低位(无效)，而以从第M行到第I行的顺序，使各行的电流单元电路的每一个，从第N列起到第I列为止或从第I列起到第N列为止地只使规定的个数依次截止。
[0025]下面，讲述构成数字控制振荡装置的解码器100、电流单元排列部200及电流控制振荡电路300的详细情况。
[0026]解码器100将输入的代码分成N列的列代码和M行的行代码并转换后，向电流单元排列部200输出。电流单元排列部200输入由解码器100输出的列代码和行代码后，生成与各代码对应的电流值的电流，输入电流控制振荡电路300。电流控制振荡电路300生成与用电流单元排列部200生成后输入的电流的电流值对应的频率的时钟信号(CLK)并输出。
[0027]电流控制振荡电路300被称作CCO (Current Controlled Oscillator:电流控制振荡器)，如图2所示，由NMOS晶体管NM0Sa、NM0Sb和PMOS晶体管PMOSa、PMOSb在电源VDD和接地之间连接后构成环形振荡器300a。而且，作为环形振荡器300a的各电流源，由电流反射镜电路300b分配控制电流Ic，电流控制振荡电路300生成与控制电流Ic的值对应的频率的时钟信号CLK后，从输出端输出。
[0028]电流单元排列部200采用图3所例示的结构，或在图4中作为电流单元排列部200a例示的结构，从解码器100输入多bit (比特)的数字输入信号(列代码、行代码)后，只有与输入信号对应的单元导通(ON)，与导通的单元的数量对应的控制电流Ic流入电流端子1和接地端子VSS之间。
[0029]图3所示的电流单元排列部200是4行X 4列的矩阵结构的排列，但并不局限于这种排列，也可以像图4所示的电流单元排列部200a那样，采用M行XN列的矩阵结构。此外，M=N也可以。
[0030]电流单元排列部例如如果是图3所示的4行X 4列结构的电流单元排列部200，解码器100就进行表1所示的那种解码，生成在输出代码上相邻的行代码及列代码对于输入代码而言各自只变化I比特的那种代码后输出。
[0031][表 I]
【权利要求】
1.一种电流输出控制装置，其中包括: 电流单元排列部，该电流单元排列部具有多个电流单元电路，这些电流单元电路在第I端子和第2端子之间分别并联连接，并且根据输入的信号切换导通截止状态，在截止状态中断开所述第I端子和所述第2端子之间，而且在导通状态中连接所述第I端子和所述第2端子，使流入所述第I端子和所述第2端子之间的电流增加；和 代码转换部，该代码转换部按照从外部输入的代码的变化，生成使导通状态的所述电流单元电路的数量变化的信号，输入所述电流单元电路的每一个。
2.如权利要求1所述的电流输出控制装置，其中， 所述代码转换部生成所述信号，并向所述电流单元电路的每一个输入，以便使导通状态的所述电流单元电路的个数随着输入的所述代码从规定的位置起依次成为有效而增多。
3.如权利要求1所述的电流输出控制装置，其中， 所述电流单元排列部，以M行XN列排列所述电流单元电路: 所述代码转换部生成所述信号，并向所述电流单元电路的每一个输入，以便随着输入的所述代码从最低位比特起依次成为有效，而从第I行起到第M行的顺序，使各行的所述电流单元电路的每一个，从第I列起到第N列为止地只使规定的个数依次导通。
4.如权利要求3所述的电流输出控制装置，其中， 所述代码转换部具备解码器部，该解码器部将输入的所述代码转换成为M行的行代码信号和N列的列代码信号； 所述解码器部随着输入的所述代码从最低位比特起依次成为有效，而对于奇数行的列代码信号，使从最低位比特起依次成为有效的数量以规定数单位增加，直到全部成为有效为止，对于偶数行的列代码信号，使从最高位比特起依次成为有效的数量以所述规定数单位减少，对于行代码信号，在进行奇数行和偶数行的切换时，使有效的数从I个最低位比特起依次增加； 作为所述电流单元排列部的所述电流单元电路，具备: M个第I类型的电流单元电路，各自具备第I晶体管和第2晶体管，该第I晶体管的漏极与所述第I端子连接、来自所述代码转换部的信号输入其栅极，该第2晶体管的漏极与所述第I晶体管的源极连接、源极与所述第2端子连接、栅极始终被施加偏置电压； (M/2)X (N — I)个第2类型的电流单元电路，各自具备所述第I晶体管、所述第2晶体管、输出端与所述第I晶体管的栅极连接的OR电路、以及输出端与所述OR电路的一个输入端连接的AND电路；以及 (M/2)X (N — I)个第3类型的电流单元电路，各自具备所述第I晶体管、所述第2晶体管、输出端与所述第I晶体管的栅极连接的OR电路、输出端与所述OR电路的一个输入端连接的AND电路、以及输出端与所述AND电路的一个输入端连接的NOT电路， 在所有行的第I列配置所述M个第I类型的电流单元电路，将来自所述解码器部的M行的代码信号输入各个所述第I晶体管的栅极， 在每个奇数行第2列以后配置所述(M/2) X (N-1)个第2类型的电流单元电路，将来自所述解码器部的该行的代码信号输入各个所述AND电路的一个输入端，将该列的代码信号输入另一个输入端，将比该行高一位的行的代码信号输入各个所述OR电路的另一个输入端，在每个偶数行第2列以后配置所述(M/2) X (N — I)个第3类型的电流单元电路，将来自所述解码器部的该行的代码信号输入各个所述AND电路的一个输入端，将该列的代码信号输入所述NOT电路的输入端，将比该行高一位的行的代码信号输入各个所述OR电路的另一个输入端。
5.如权利要求1~4的任一项所述的电流输出控制装置,其中， 从所述外部输入的代码以I比特单位变化，每当所述代码变化I比特时，连接所述第I端子和所述第2端子的所述电流单元电路的数量只变化I。
6.一种数字控制振荡装置，其中包括: 权利要求1~5的任一项所述的电流输出控制装置，和 电流控制振荡电路，该电流控制振荡电路按照所述电流输出控制装置变化的所述电流的增减，使时钟信号的振荡频率变化。
7.一种数字控制振荡装置，其中包括: 权利要求1~5的任一项所述的电流输出控制装置； 电流电压转换电路，该电流电压转换电路按照所述电流输出控制装置变化的所述电流的增减，使电压值增减；和 电压控制振荡电路，该电压控制振荡电路按照所述转换电路引起的所述电压值的增减，使时钟信号的振荡频率变化。
8.一种数字锁相环，其中包括: 权利要求6或7所述的数字控 制振荡装置；和 相位比较器，该相位比较器对来自所述数字控制振荡装置的时钟信号的频率和基准输入信号的频率的相位加以比较。
9.一种频率合成器,其中包括: 权利要求6或7所述的数字控制振荡装置； 分频器，该分频器对来自所述数字控制振荡装置的时钟信号进行分频；和 相位比较器，该相位比较器对用所述分频器分频的时钟信号的频率和基准输入信号的频率的相位加以比较。
10.一种数字频率锁定环，其中包括: 权利要求6或7所述的数字控制振荡装置；和 频率比较器，该频率比较器对来自所述数字控制振荡装置的时钟信号的频率和基准输入信号的频率加以比较。
11.一种电流输出控制方法，其中包含以下步骤: 按照从外部输入的代码的变化，生成使具有多个电流单元电路的电流单元排列部中的、导通状态的所述电流单元电路的数量变化的信号，并向所述电流单元电路的每一个输入，这些电流单元电路在第I端子和第2端子之间分别并联连接，并且根据输入的信号切换导通截止状态，在截止状态中断开所述第I端子和所述第2端子之间，而且在导通状态中连接所述第I端子和所述第2端子，使流入所述第I端子和所述第2端子之间的电流增加；以及 利用所述电流单元排列部，根据输入的所述信号，使导通状态的所述电流单元电路的数量变化。
12.—种半导体装置，其中， 包括权利要求8所述的数字锁相环、权利要求9所述的频率合成器及权利要求10所述的数字频率锁定环中的至少某一个；同时包括: 一个以上的周边电路，这些周边电路使用从所具备的所述数字锁相环、所述频率合成器及所述数字频率锁定环中的某一个输出的时钟信号，进行规定的动作；以及 中央处理装置，该中央处理装置使用所述输出的时钟信号，控制所述周边电路的动作。
【文档编号】G05F1/56GK103475364SQ201310222904
【公开日】2013年12月25日 申请日期:2013年6月6日 优先权日:2012年6月6日
【发明者】川添卓 申请人:拉碧斯半导体株式会社
【专利摘要】一种电流输出控制装置，具备：电流单元排列部（200），具有多个电流单元（1～16），这些电流单元在第1端子（电流源）和第2端子（接地）之间分别并联连接，通过导通动作连接第1端子和第2端子，使流入第1端子和第2端子之间的控制电流（Ic）增加；以及代码转换部（解码器100），该代码转换部按照从外部输入的代码的变化，生成对电流单元（1～16）的导通截止进行控制的信号（行代码、列代码），并向电流单元排列部（200）输入，以便使连接第1端子和第2端子的电流单元（1～16）的数量变化。按照输入代码的变化，使输出的控制电流的电流值单调增加或单调减少，从而避免使用该控制电流控制振荡频率的DCO等的波动特性恶化。
【专利说明】电流输出控制装置及方法、数字控制振荡装置、数字锁相环、频率合成器及数字频率锁定环
【技术领域】
[0001]本发明涉及按照输入的代码的变化控制输出电流值的电流输出控制装置、电流输出控制方法、数字控制振荡装置、数字锁相环(数字PLL)、频率合成器、数字FLL (FrequencyLocked Loop:频率锁定环)及半导体装置，特别涉及适合于按照输入代码的变化高精度地动作的电流输出控制装置、电流输出控制方法、数字控制振荡装置、数字PLL、频率合成器、数字FLL及半导体装置。
【背景技术】
[0002]近几年来，在便携式电话、通信装置及笔记本电脑等电子设备中，使用将PLL(Phase Locked Loop:锁相环)电路的控制信号数字化的数字PLL电路。数字PLL电路由于将模拟电路置换成数字电路，所以可以利用工艺规程的进步进一步节省空间及节电。
[0003]例如用PLL控制的时钟信号被作为微处理器的系统时钟信号使用，而且具备微处理器的微型控制器(以下也称作“微机”)的消耗功率(消耗电流)正在进一步降低，因此使微机间歇动作的机会增加。使用模拟方式的PLL进行这种间歇动作时，将PLL关闭一次后，充电泵的电荷就被放掉，再次接通之际，需要从零开始充电，因而不利于降低消耗。
[0004]关于数字PLL，例如专利文献1、2等公布了它的相关技术。在专利文献1、2中，公布了将PLL电路的控制信号全部数字化的ADPLL(A11 Digital PLL:全数字锁相环)电路。
[0005]这种ADPLL的振荡电路的控制方法，也和以往的模拟PLL大不相同。就是说，在模拟PLL中使用根据以与基准时钟的相位差的量补充电荷的电容的电压电平确定振荡频率的电压控制型振荡电路(VC0:Voltage Controlled Oscillator),而在ADPLL中通常使用根据数字代码的输入值确定振荡频率的数字控制振荡装置(DC0:Digital ControlledOscillator)。
[0006]专利文献1:日本特开2002 - 335155号公报；
专利文献2:日本特开2011 - 205339号公报。
[0007]在ADPLL中，转换输入DCO的代码，切换DCO (数字控制振荡装置)的振荡频率。这种输入代码的转换，根据规定的时钟进行。
[0008]因此，在转换输入代码时，由于时钟频率的变动而产生假信号脉冲(glitch)(不连续的噪声)时，DCO的振荡频率变动，波动特性(在这里为频率的稳定性)恶化。
[0009]例如在专利文献I中，用IDAC使输出电流值变化，并使电流控制振荡电路的频率变化。具体地说，作为IDAC，使用结构如图7所示的部件，开关以2的η次方加权的晶体管，从而控制环状振荡电路的电流，使振荡频率变化，该环状振荡电路由反射镜电路与各晶体管连接。
[0010]这种结构的电路中，切换频率的代码被输入根据晶体管的沟道宽度(W)/沟道长度(L)及连接数加权的各晶体管之际，由各比特的传播时间之差、开关的时机的不同而产生的假信号脉冲也被输入。[0011]其结果，有时选择了不应该选择的晶体管。这时，输出的电流值就异常，使用该电流值的环状振荡电路的振荡频率就不稳定，成为环状振荡电路中的波动特性恶化的一个原因。
[0012]此外，还考虑了用电容除去切换数字值之际的假信号脉冲。但是因为需要另外追加电容，所以从电路的小型化和低成本化的观点上说，并不理想。
[0013]另外，专利文献2公布了为了解决在DCO中进行Binary控制型的频率控制时的问题，即在高位比特的变化点中由于受到寄生电容、晶体管特性的偏移等影响容易产生开关所导致的噪声的问题，而将8比特的振荡器控制字码0TW[7:0]分割成为高位5比特和低位3比特，将高位5比特转换成用于进行5比特的Binary控制的OTWb [7:3]，将低位3比特转换成用于进行Unary控制的0TWu[13:0]，从而控制振荡器的振荡频率的技术。
[0014]可是，在专利文献2的这种技术中，不能够避免切换DCO的振荡频率之际，输入DCO的输入代码转换时假信号脉冲的产生，有时使DCO的振荡频率不稳定。
【发明内容】
[0015]本发明就是为了解决上述问题而研制的，其目的在于能够使切换DCO的振荡频率时使用的控制电流的输出值稳定，避免切换DCO的振荡频率时的不稳定性恶化。
[0016]为了达到上述目的，本发明的电流输出控制装置具备:电流单元排列部，该电流单元排列部具有多个电流单元电路，这些电流单元电路在第I端子和第2端子之间分别并联连接，并且根据输入的数字信号切换导通截止状态，在截止状态中断开所述第I端子和所述第2端子之间，而且在导通状态中连接所述第I端子和所述第2端子，使流入所述第I端子和所述第2端子之间的电流增加；代码转换部，该代码转换部按照从外部输入的代码的变化，生成使导通状态的所述电流单元电路的数量变化的数字信号，并向所述电流单元电路的每一个输入。
[0017]依据本发明，因为按照从外部输入的代码的变化，使输出的控制电流的电流值单调增加或单调减少，所以能够避免使用该控制电流控制振荡频率的DCO等的波动特性恶化。
【专利附图】
【附图说明】
[0018]图1是表示具备实施方式涉及的电流输出控制装置的数字控制振荡装置的结构例的方框图；
图2是表示实施方式涉及的数字控制振荡装置中的电流控制振荡电路的电路结构例的电路图；
图3是表示实施方式涉及的数字控制振荡装置中的电流单元电路的电路结构例的电路图；
图4是表示实施方式涉及的数字控制振荡装置中的电流单元电路的其它电路结构例的电路图；
图5是表示具备实施方式涉及的数字控制振荡装置的半导体装置的结构例的方框图； 图6是表示实施方式涉及的电流输出控制方法的处理动作例的流程图；
图7是表示现有的电流输出控制装置的电路结构例的电路图。【具体实施方式】
[0019]下面，参照附图，讲述本发明的实施方式。图1示出具备本实施方式涉及的电流输出控制装置的数字控制振荡装置的结构，由解码器100及电流单元排列部(图中记为“电流单元MATRIX电路”)200构成电流输出控制装置，将电流控制振荡电路(图中记为“电流控制振荡电路(CC0)”)300与具备解码器100及电流单元排列部200的电流输出控制装置连接，从而构成数字控制振荡装置。
[0020]电流单元排列部200具备多个电流单元，这些电流单元在用于电流控制振荡电路300中的时钟信号(CLK)的频率控制的控制电流流过的第I端子和用于接地的第2端子之间分别并联连接，通过导通动作连接第I端子和第2端子，使流入第I端子和第2端子之间的控制电流增加。
[0021]解码器100生成对电流单元导通截止进行控制的数字信号，并向电流单元排列部200输入，以便按照从例如生成与相位比较器对电流控制振荡电路300输出的时钟信号和预定的基准时钟信号的相位差加以比较后的输出结果对应的代码的逻辑电路等外部装置输入的代码的变化，使电流单元排列部200具备的、连接第I端子和第2端子的电流单元的
数量变化。
[0022]另外，如用后面的图3及图4所详细表示的那样，以M行XN列(M、N为I以上的整数)排列电流单元电路，构成电流单元排列部200。
[0023]解码器100生成数字信号，并向电流单元排列部200输入，以便随着输入的代码从最低位比特起依次成为高位(有效)，而以从第I行到第M行的顺序，使各行的电流单元电路的每一个，从第I列起到第N列为止或从第N列起到第I列为止地只使规定的个数依次导通。
[0024]另外，解码器100还生成数字信号，并向电流单元排列部200输入，以便随着输入的比特代码从最高位比特起依次成为低位(无效)，而以从第M行到第I行的顺序，使各行的电流单元电路的每一个，从第N列起到第I列为止或从第I列起到第N列为止地只使规定的个数依次截止。
[0025]下面，讲述构成数字控制振荡装置的解码器100、电流单元排列部200及电流控制振荡电路300的详细情况。
[0026]解码器100将输入的代码分成N列的列代码和M行的行代码并转换后，向电流单元排列部200输出。电流单元排列部200输入由解码器100输出的列代码和行代码后，生成与各代码对应的电流值的电流，输入电流控制振荡电路300。电流控制振荡电路300生成与用电流单元排列部200生成后输入的电流的电流值对应的频率的时钟信号(CLK)并输出。
[0027]电流控制振荡电路300被称作CCO (Current Controlled Oscillator:电流控制振荡器)，如图2所示，由NMOS晶体管NM0Sa、NM0Sb和PMOS晶体管PMOSa、PMOSb在电源VDD和接地之间连接后构成环形振荡器300a。而且，作为环形振荡器300a的各电流源，由电流反射镜电路300b分配控制电流Ic，电流控制振荡电路300生成与控制电流Ic的值对应的频率的时钟信号CLK后，从输出端输出。
[0028]电流单元排列部200采用图3所例示的结构，或在图4中作为电流单元排列部200a例示的结构，从解码器100输入多bit (比特)的数字输入信号(列代码、行代码)后，只有与输入信号对应的单元导通(ON)，与导通的单元的数量对应的控制电流Ic流入电流端子1和接地端子VSS之间。
[0029]图3所示的电流单元排列部200是4行X 4列的矩阵结构的排列，但并不局限于这种排列，也可以像图4所示的电流单元排列部200a那样，采用M行XN列的矩阵结构。此外，M=N也可以。
[0030]电流单元排列部例如如果是图3所示的4行X 4列结构的电流单元排列部200，解码器100就进行表1所示的那种解码，生成在输出代码上相邻的行代码及列代码对于输入代码而言各自只变化I比特的那种代码后输出。
[0031][表 I]
【权利要求】
1.一种电流输出控制装置，其中包括: 电流单元排列部，该电流单元排列部具有多个电流单元电路，这些电流单元电路在第I端子和第2端子之间分别并联连接，并且根据输入的信号切换导通截止状态，在截止状态中断开所述第I端子和所述第2端子之间，而且在导通状态中连接所述第I端子和所述第2端子，使流入所述第I端子和所述第2端子之间的电流增加；和 代码转换部，该代码转换部按照从外部输入的代码的变化，生成使导通状态的所述电流单元电路的数量变化的信号，输入所述电流单元电路的每一个。
2.如权利要求1所述的电流输出控制装置，其中， 所述代码转换部生成所述信号，并向所述电流单元电路的每一个输入，以便使导通状态的所述电流单元电路的个数随着输入的所述代码从规定的位置起依次成为有效而增多。
3.如权利要求1所述的电流输出控制装置，其中， 所述电流单元排列部，以M行XN列排列所述电流单元电路: 所述代码转换部生成所述信号，并向所述电流单元电路的每一个输入，以便随着输入的所述代码从最低位比特起依次成为有效，而从第I行起到第M行的顺序，使各行的所述电流单元电路的每一个，从第I列起到第N列为止地只使规定的个数依次导通。
4.如权利要求3所述的电流输出控制装置，其中， 所述代码转换部具备解码器部，该解码器部将输入的所述代码转换成为M行的行代码信号和N列的列代码信号； 所述解码器部随着输入的所述代码从最低位比特起依次成为有效，而对于奇数行的列代码信号，使从最低位比特起依次成为有效的数量以规定数单位增加，直到全部成为有效为止，对于偶数行的列代码信号，使从最高位比特起依次成为有效的数量以所述规定数单位减少，对于行代码信号，在进行奇数行和偶数行的切换时，使有效的数从I个最低位比特起依次增加； 作为所述电流单元排列部的所述电流单元电路，具备: M个第I类型的电流单元电路，各自具备第I晶体管和第2晶体管，该第I晶体管的漏极与所述第I端子连接、来自所述代码转换部的信号输入其栅极，该第2晶体管的漏极与所述第I晶体管的源极连接、源极与所述第2端子连接、栅极始终被施加偏置电压； (M/2)X (N — I)个第2类型的电流单元电路，各自具备所述第I晶体管、所述第2晶体管、输出端与所述第I晶体管的栅极连接的OR电路、以及输出端与所述OR电路的一个输入端连接的AND电路；以及 (M/2)X (N — I)个第3类型的电流单元电路，各自具备所述第I晶体管、所述第2晶体管、输出端与所述第I晶体管的栅极连接的OR电路、输出端与所述OR电路的一个输入端连接的AND电路、以及输出端与所述AND电路的一个输入端连接的NOT电路， 在所有行的第I列配置所述M个第I类型的电流单元电路，将来自所述解码器部的M行的代码信号输入各个所述第I晶体管的栅极， 在每个奇数行第2列以后配置所述(M/2) X (N-1)个第2类型的电流单元电路，将来自所述解码器部的该行的代码信号输入各个所述AND电路的一个输入端，将该列的代码信号输入另一个输入端，将比该行高一位的行的代码信号输入各个所述OR电路的另一个输入端，在每个偶数行第2列以后配置所述(M/2) X (N — I)个第3类型的电流单元电路，将来自所述解码器部的该行的代码信号输入各个所述AND电路的一个输入端，将该列的代码信号输入所述NOT电路的输入端，将比该行高一位的行的代码信号输入各个所述OR电路的另一个输入端。
5.如权利要求1~4的任一项所述的电流输出控制装置,其中， 从所述外部输入的代码以I比特单位变化，每当所述代码变化I比特时，连接所述第I端子和所述第2端子的所述电流单元电路的数量只变化I。
6.一种数字控制振荡装置，其中包括: 权利要求1~5的任一项所述的电流输出控制装置，和 电流控制振荡电路，该电流控制振荡电路按照所述电流输出控制装置变化的所述电流的增减，使时钟信号的振荡频率变化。
7.一种数字控制振荡装置，其中包括: 权利要求1~5的任一项所述的电流输出控制装置； 电流电压转换电路，该电流电压转换电路按照所述电流输出控制装置变化的所述电流的增减，使电压值增减；和 电压控制振荡电路，该电压控制振荡电路按照所述转换电路引起的所述电压值的增减，使时钟信号的振荡频率变化。
8.一种数字锁相环，其中包括: 权利要求6或7所述的数字控 制振荡装置；和 相位比较器，该相位比较器对来自所述数字控制振荡装置的时钟信号的频率和基准输入信号的频率的相位加以比较。
9.一种频率合成器,其中包括: 权利要求6或7所述的数字控制振荡装置； 分频器，该分频器对来自所述数字控制振荡装置的时钟信号进行分频；和 相位比较器，该相位比较器对用所述分频器分频的时钟信号的频率和基准输入信号的频率的相位加以比较。
10.一种数字频率锁定环，其中包括: 权利要求6或7所述的数字控制振荡装置；和 频率比较器，该频率比较器对来自所述数字控制振荡装置的时钟信号的频率和基准输入信号的频率加以比较。
11.一种电流输出控制方法，其中包含以下步骤: 按照从外部输入的代码的变化，生成使具有多个电流单元电路的电流单元排列部中的、导通状态的所述电流单元电路的数量变化的信号，并向所述电流单元电路的每一个输入，这些电流单元电路在第I端子和第2端子之间分别并联连接，并且根据输入的信号切换导通截止状态，在截止状态中断开所述第I端子和所述第2端子之间，而且在导通状态中连接所述第I端子和所述第2端子，使流入所述第I端子和所述第2端子之间的电流增加；以及 利用所述电流单元排列部，根据输入的所述信号，使导通状态的所述电流单元电路的数量变化。
12.—种半导体装置，其中， 包括权利要求8所述的数字锁相环、权利要求9所述的频率合成器及权利要求10所述的数字频率锁定环中的至少某一个；同时包括: 一个以上的周边电路，这些周边电路使用从所具备的所述数字锁相环、所述频率合成器及所述数字频率锁定环中的某一个输出的时钟信号，进行规定的动作；以及 中央处理装置，该中央处理装置使用所述输出的时钟信号，控制所述周边电路的动作。
【文档编号】G05F1/56GK103475364SQ201310222904
【公开日】2013年12月25日 申请日期:2013年6月6日 优先权日:2012年6月6日
【发明者】川添卓 申请人:拉碧斯半导体株式会社
最新回复(0)